专利名称：电容值测定用电路及布线特性的分析方法
技术领域：
本发明涉及采用CBCM(Charge Based Capacitance Measurement基于充电的电容测量方法)的CBCM用电路以及采用该方法的电容值测定方法。
背景技术：
CBCM用电路是在LCR测量仪等AC测定器中不能获得足够精度的fF以下级(10-15F以下)的电容值测定用电路，公开于非专利文献“一种片上10-18F互连基于充电的电容测量(CBCM)技术”(JamesC.Chen，外3名、“An On-Chip Attofarad Interconnect Charge-BasedCapacitance Measurement(CBCM)Technique”，IEDM TechnialDigest、1996，pp.69-72)。并且，可单独测定布线的一部分电容的改良型CBCM用电路公开于美国专利文献USP6,300,765的说明书中。
但是，传统的CBCM用电路及改良型CBCM用电路中，布线的整体电容或部分电容等测定目标的电容被固定，因此，难以将测定目标的电容成分分离后进行测定。
发明内容
本发明旨在解决上述课题，提供可将测定目标的成分分离后进行测定的CBCM用电路。
本发明第一方面的电容值测定用电路中设有第一～第三端子和对供给所述第一端子的第一电流加以检测的第一电流检测部，以及对从所述第二端子感应的第二电流加以检测的第二电流检测部和对供给所述第三端子的第三电流加以检测的第三电流检测部。所述第一端子附带第一电容，所述第一电容包含成为测定目标的第一与第二电容成分和测定目标外的目标外电容成分，所述第三端子附带伪电容，所述伪电容表示与所述目标外电容成分相同的电容值，为了使所述第一端子附带所述第一电容成分，还设有在所述第一端子和所述第二端子之间设置的测定电容形成部，所述测定电容形成部与所述第一～第三端子和所述第一～第三电流检测部共同构成电容值测定部。
本发明第二方面的电容值测定用电路中设有第一端子，预定数的第二端子，对供给所述第一端子的第一电流加以检测的第一电流检测部，以及对来自公共信号线的第二电流加以检测的第二电流检测部。所述第一端子附带第一电容，所述第一电容包含第一与第二电容成分，所述第一电容成分包含预定数的第一电容成分，为了附带所述第一电容成分，还在所述第一端子和所述预定数的第二端子之间设置测定电容形成部，所述测定电容形成部在所述第一端子和所述预定数的第二端子之间设置所述预定数的第一电容成分。还设有这样的选择部，在基于小于所述预定数的位数的外部信号选择所述预定数的第二端子中的任一个作为选择端子，将从该选择端子感应的所述第二电流传送到所述公共信号线。
本发明第三方面的电容值测定用电路中设有第一端子与第二端子，对供给所述第一端子的供给电流加以检测的电流检测部，设定为将所述第二端子连接到固定电位的第一状态和使所述第一、第二端子之间短路的第二状态中的任一状态的端子状态切换部，以及在所述第一、第二端子之间设有包括含有第一与第二二电容成分的测定电容的测定电容形成部。所述测定电容形成部与所述第一与第二端子、所述电流检测部以及所述端子状态切换部共同构成电容值测定部。
本发明第四方面的电容值测定用电路中设有第一与第二端子，第一与第二焊盘，对供给所述第一端子的第一电流加以检测的第一电流检测部，对供给所述第二端子的第二电流加以检测的第二电流检测部，以及与所述第一端子电连接的环形负载部。所述环形负载部包含按第一、第二的顺序串联的第一与第二反相器。所述第一反相器包含其一个电极与控制电极共同电连接到所述第一焊盘的第一导电型的第一晶体管，其一个电极与控制电极共同电连接到所述第二焊盘的第二导电型的第二晶体管。所述第一与第二晶体管的控制电极相互电隔离，所述第一与第二晶体管的另一电极共同电连接到所述第一端子。
依据本发明第一方面的电容值测定用电路，基于在第一～第三电流检测部上检出的第一～第三电流值，从第一电容中分离出第一与第二电容成分与目标外电容成分，能够个别地测定第一与第二电容成分。
依据本发明第二方面的电容值测定用电路，基于在第一与第二电流检测部上检出的第一与第二电流值，从第一电容中分离出预定数的第一电容成分中的一个和第二电容成分，然后进行测定。此时，由于能够作为从公共信号线获得的一个第二电流检出来自预定数的第二端子的电流，能够仅用一个第二电流检测用外部焊盘完成检测。
依据本发明第三方面的电容值测定用电路，由于能够基于第一与第二状态下的各供给电流值测定第一与第二电容成分，能够仅以检出一个供给电流来个别地测定测定电容的第一与第二电容成分。
在本发明第四方面的电容值测定用电路的环形负载部中构成第一反相器的第一与第二晶体管的控制电极相互电隔离，第一与第二晶体管的控制电极与一个电极同时分别电连接到第一与第二焊盘，因此，通过分别对第一与第二焊盘供给使第一与第二晶体管确实截止的固定电位后测定第一端子所附带的电容，能够实质地将在电容测定时流入第一与第二晶体管的漏电流设定为“0”。
结果，由于能够高精度地检出第一端子所附带的环形负载部的电容，能够基于高精度测定的环形负载部的电容，提高利用环形振荡器的电路模拟器的AC验证精度。
图1是表示本发明实施例1的CBCM用电路的结构的电路图。
图2是表示实施例1的CBCM用电路动作的时间图。
图3是表示测定布线或伪布线的具体例的平面图。
图4是表示图3的A-A′截面的剖视图。
图5是以与阱区之间的关系示意表示实施例2的CBCM用电路的结构的说明图。
图6是表示在图5的CBCM用电路中所用的NMOS晶体管的截面结构的剖视图。
图7是简单表示图6的阱区结构的说明图。
图8是表示在实施例3的CBCM用电路中所用的晶体管的结构的剖视图。
图9是表示在实施例4的CBCM用电路的第一电路中的测定电容形成部的结构的电路图。
图10是表示实施例4的第一电路的测定电容形成部的内部结构的平面图。
图11是表示图10的X1-X1′截面结构的剖视图。
图12是表示实施例4的CBCM用电路的第二电路中的测定电容形成部的结构的平面图。
图13是表示图12的X2-X2′截面结构的剖视图。
图14是表示实施例5的CBCM用电路的第一电路的电路结构的电路图。
图15是表示实施例5的第一电路的测定电容形成部的结构的平面图。
图16是表示图15的Y1-Y1′截面结构的剖视图。
图17是表示实施例5的第二电路的测定电容形成部的第二结构的平面图。
图18是表示图17的Y2-Y2′截面结构的剖视图。
图19是表示实施例5的第一电路的测定电容形成部的另一形态的平面图。
图20是表示本发明实施例6的CBCM用电路的结构的电路图。
图21是表示一例实施例6的测定电容形成部的剖视图。
图22是表示实施例6的CBCM用电路的动作的时间图。
图23是表示采用实施例6的CBCM用电路的布线特性的分析方法的流程图。
图24是表示实施例7的解码器的另一结构的电路图。
图25是表示实施例8的电路结构的说明图。
图26是表示实施例8的测定电容形成部的第一状态的剖视图。
图27是表示实施例8的测定电容形成部的第二状态的剖视图。
图28是表示采用实施例8的CBCM用电路的布线特性的分析方法的流程图。
图29是示意表示实施例9的CBCM用辅助电路的电路结构的说明图。
图30是表示实施例9的测定电容形成部的第一状态的剖视图。
图31是表示实施例9的测定电容形成部的第二状态的剖视图。
图32是示意表示本发明实施例10的CBCM用电路的TEST电路的电路结构的说明图。
图33是表示实施例10的TEST电路的测定电容形成部的第一状态的剖视图。
图34是表示实施例10的TEST电路的测定电容形成部的第二状态的剖视图。
图35是表示实施例10的REF电路的电路结构的说明图。
图36是表示实施例10的REF电路的测定电容形成部的第一状态的剖视图。
图37是表示实施例10的REF电路的测定电容形成部的第二状态的剖视图。
图38是表示实施例11的TEST电路的测定电容形成部的第一状态的剖视图。
图39是表示实施例11的TEST电路的测定电容形成部的第二状态的剖视图。
图40是表示实施例11的REF电路的测定电容形成部的第一状态的剖视图。
图41是表示实施例11的REF电路的测定电容形成部的第二状态的剖视图。
图42是表示实施例12的TEST电路的测定电容形成部的第一状态的剖视图。
图43是表示实施例12的TEST电路的测定电容形成部的第二状态的剖视图。
图44是表示实施例12的REF电路的测定电容形成部的第一状态的剖视图。
图45是表示实施例12的REF电路的测定电容形成部的第二状态的剖视图。
图46是表示实施例13的TEST电路的测定电容形成部的第一状态的剖视图。
图47是表示实施例13的TEST电路的测定电容形成部的第二状态的剖视图。
图48是表示实施例13的REF电路的测定电容形成部的第一状态的剖视图。
图49是表示实施例13的REF电路的测定电容形成部的第二状态的剖视图。
图50是表示实施例14的TEST电路的测定电容形成部的第一状态的剖视图。
图51是表示实施例14的TEST电路的测定电容形成部的第二状态的剖视图。
图52是表示实施例14的REF电路的测定电容形成部的第一状态的剖视图。
图53是表示实施例14的REF电路的测定电容形成部的第二状态的剖视图。
图54是表示实施例15的CBCM用电路的TEST电路的电路结构的说明图。
图55是表示图54的E-E截面的截面结构的剖视图。
图56是示意表示实施例15的CBCM用电路的REF电路的电路结构的说明图。
图57是示意表示实施例16的CBCM用电路的TEST电路的电路结构的说明图。
图58是表示图57的G-G截面的截面结构的剖视图。
图59是示意表示实施例16的CBCM用电路的REF电路的电路结构的说明图。
图60是表示成为实施例17的CBCM法的测定目标的测定电阻形成部的说明图。
图61是详细表示图60的电阻部分的说明图。
图62是表示测定电容形成部的CMP伪图案的说明图。
图63是表示网状布线图案的说明图。
图64是表示实施例17的布线特性的分析方法的流程图。
图65是表示一例图64的变更处理步骤的流程图。
图66是表示布线结构的截面的说明图。
图67是表示实验计划表的说明图。
图68是表示相邻的布线模型的说明图。
图69是表示本发明实施例18的CBCM用电路的电路图。
图70是表示用以实现图69所示的CBCM用电路的布局结构的说明图。
1、5解码器；2～7、8T、8R、9T、9R、91A、91B、92A、92B(辅助)测定电容形成部；10硅衬底；11SOI衬底；12、12A～12DSTI区；13扩散区；15A～15D扩散区；61～63、70电流计；103布线电阻图案；103M网状布线部；103R电阻部分；150环形负载部；MN1～MN6、MN31～MN35、MN41～MN45NMOS晶体管；MP1、MP2、MP5、MP6PMOS晶体管；N1～N3、NA、NB(测定目标)节点；P1～P3、P11、P12、P21～P25端子。
具体实施例方式
实施例1图1是表示本发明实施例1的CBCM用电路的结构的电路图。如图1所示，PMOS晶体管MP1和NMOS晶体管MN1串联连接，POMS晶体管MP2和NMOS晶体管MN2串联连接。然后，POMS晶体管MP1的源极连接到焊盘52，POMS晶体管MP2的源极连接到焊盘54，NMOS晶体管MN1和MN2的源极共同连接到焊盘55。并且，PMOS晶体管MP1和MP2的栅极连接到焊盘53，成为背栅的阱区连接到焊盘51，NMOS晶体管MN1和MN2的栅极连接到焊盘56。PMOS晶体管MP1、NMOS晶体管MN1的漏极之间的端子P3连接到节点N3。
而且，PMOS晶体管MP2、NMOS晶体管MN2的漏极之间的端子P1电连接到节点N1，在节点N1与节点N2之间的测定电容形成部上形成耦合电容Cc。节点N2经由端子P2与NMOS晶体管MN3连接到焊盘58，同时经由端子P2与NMOS晶体管MN4连接到焊盘55。NMOS晶体管MN3和MN4的栅极分别连接到焊盘57与56。
另外，本说明书中，“节点”并不限于一般的电接点，也作为表示与电接点电连接的布线层、电容的电极、晶体管的栅电极等导电层的名称而使用。
并且，焊盘51、52、53、54、55、56与57，分别被供给电位NW、基准电位Vref、PMOS栅电位GP、测试电位Vtst、电位GND、NMOS栅电位GN以及使能电压EN。并且，焊盘52、54被供给电源电位，用电流计61和电流计62分别测定从电源分别供给节点N3和节点N1的电流Ir和电流It。焊盘58连接到接地电平，用电流计63测定从节点N2感应的流入接地电平的电流Im。
电位NW是用以设定PMOS晶体管MP1、MP2的阱区电位的电位，电位GND供给NMOS晶体管MN1、MN2、MN4的活性区(未作图示)作为源电位。
PMOS晶体管MP1和MP2以及NMOS晶体管MN1和MN2是其栅长、栅宽、栅绝缘膜厚分别相同的成对的晶体管。并且，NMOS晶体管MN3和MN4是其栅长、栅宽、栅绝缘膜厚分别相同的成对的晶体管。
作为节点N2的测试电容Ctst，由基准电容Cref(被测定用布线的节点N1的布线电容)加上节点N1、N2之间的耦合电容Cc(第一电容成分)以及除了节点N1的耦合电容Cc以外的布线电容Cv(第二电容成分)构成，即测试电容Ctst＝Cref+Cv+Cc。并且，在节点N3上设置与基准电容Cref(第三电容成分)相同电容值作为伪电容。基准电容Cref是测定目标外的电容。
图2是表示图1所示的实施例1的CBCM用电路动作的时间图。以下，参照图2，就实施例1的CBCM用电路动作进行说明。
基准电位Vref、测试电位Vtst、电位NW均固定于电源电位Vdd，电位GND固定于接地电位Vss。如图2所示，PMOS栅电位GP与NMOS栅电位GN的输入电压波形，使得在任何时间上只导通NMOS晶体管MN1、MN2与PMOS晶体管MP1、MP2中的一方。因此，不会产生从PMOS晶体管MP1流到NMOS晶体管MN1或从PMOS晶体管MP2流到NMOS晶体管MN2的贯通电流。
如图2所示，由于在时间t0之前的放电期间PMOS栅电位GP和NMOS栅电位GN为“H”电平且使能电压EN为“L”电平，PMOS晶体管MP1、MP2以及NMOS晶体管MN3为截止状态，NMOS晶体管MN1、MN2以及MN4为导通状态。因此，节点N1～N3全部放电至“L”电平。
由于在时间t0～t1的截止期间NMOS栅电位GN变为“L”电平，PMOS晶体管MP1和MP2以及NMOS晶体管MN1～MN4成为截止状态。
在时间t1～t2的使能期间，使能电压EN成为“H”电平，使电流计63能监测到电流Im。
在时间t2～t3的测定期间，PMOS栅电位GP变为“L”电平，PMOS晶体管MP1和MP2成为导通状态而流过电流Ir和It，节点N3与N1成为“H”电平。因此，在节点N1所附带的全电容(Ctst)上蓄积电荷。也在节点N3所附带的全电容(Cref)上蓄积电荷。
此时，电流Ir与电流It分别由电流计61与62测定，同时从节点N2经由焊盘58到接地电平的电流路径上激励的电流Im由电流计63测定。
在时间t3～t4的禁止期间，PMOS栅电位GP成为“H”电平。
在时间t4～t5的截止期间，使能电压EN成为“L”电平，全部的PMOS晶体管MP1和MP2以及NMOS晶体管MN1～MN4成为截止状态。
然后，在时间t5，NMOS栅电位GN成为“H”电平，放电期间开始。该t5～t0的期间成为放电期间。
以上为动作的一个周期T(从t0～t5～t0的时间)，之后重复该动作。电流计观察到的是电流Ir、电流It与电流Im的时间平均值。设栅极输入波形(GP、GN、EN)的频率为f(＝1/T)，则下式(1)成立，因此，耦合电容Cc由式(2)确定。
Im＝Cc×Vdd×f .....(1)
Cc＝Im/(Vdd×f) .....(2)并且，电流It和电流Ir之差由下式(3)给出。
It-Ir＝Ctst×Vdd×f-Cref×Vdd×f＝(Cref+Cv+Cc)×Vdd×f-Cref×Vdd×f＝(Cv+Cc)×Vdd×f .....(3)因此，由式(2)与式(3)获得由下式(4)表示的布线电容Cv。
Cv＝(It-Ir)/(Vdd×f)-Cc＝(It-Ir-Im)/(Vdd×f).....(4)因此，能够去掉不需要的基准电容Cref准确地分别求出节点N2所附带的耦合电容Cc和布线电容Cv。
图3是表示成为测定布线或伪布线的节点N1～N3的具体例的平面图。图4是表示图3的A-A′截面的剖视图。
如以上二图所示，作为电容的一个电极起作用的节点N1的两侧面上隔着预定间隔设置作为上述电容的另一电极起作用的节点N2，如图4所示，在节点N1、N2之间的两个部位上形成耦合电容Cc，与节点N1的下方衬底(或下层布线)之间形成布线电容Cv。另外，以节点N1与节点N2形成耦合电容Cc的距离L13相等长度形成节点N3。
由图3与图4的结构测定耦合电容Cc与布线电容Cv。本实施例中在节点N1、N2之间形成的耦合电容分别设定为Cc。
与式(2)同样地，由式(5)给出耦合电容Cc。
Cc＝Im/(Vdd×f) .....(5)并且，由下式(6)给出电流It和电流Ir之差。
It-Ir＝Ctst×Vdd×f-Cref×Vdd×f＝(Cref+Cv+2×Cc)×Vdd×f-Cref×Vdd×f＝(Cv+2×Cc)×Vdd×f .....(6)因此，由式(5)与式(6)获得由下式(7)表示的布线电容Cv。
Cv＝(It-Ir))/(Vdd×f)-2×Cc＝(It-Ir-Im)/(Vdd×f).....(7)
在图1所示的电路结构中，由于对NMOS晶体管MN1、MN2以及MN4的栅极均供给共同的NMOS栅电位GN，不会因采用NMOS晶体管MN3而增加焊盘数。
而且，由上述式(1)～(4)(式(5)～(7))，能够将作为测定电容的测试电容Ctst分离为耦合电容Cc和布线电容Cv加以测定。因此，无需如传统技术那样按电容成分准备测定电容用的布局图案，能够减少电路的布局面积。
(其它形态)为了降低PMOS晶体管MP1和MP2以及NMOS晶体管MN1～MN4的亚阈值电流，所使用晶体管的栅长最好大于在一般逻辑电路(磁芯逻辑电路)中使用的晶体管。例如，栅长最好与I/O(输入输出用)晶体管(在3.3V、2.5V、1.8V等较高的电源电压下工作)等同。从而，具有降低亚阈值电流泄漏导致的测定电流的误差的效果。另外，关于说明磁芯逻辑电路的晶体管的文献，例如有“国际半导体技术规划，2001版，工艺集成、设备与结构以及新出现的研究装置”(International Technology Roadmap for Semiconductors(ITRS)2001Edition，Process Integration，Device，And Structures And EmergingResearch Devices)等。
形成膜厚厚于磁芯晶体管的栅绝缘膜，并设定工作电源高于磁芯晶体管，也能获得同样的效果。例如，可以考虑以I/O晶体管大致相同的膜厚形成栅绝缘膜。
如此，CBCM用电路中所用的MOS晶体管最好采用比构成逻辑电路的标准的晶体管更难产生漏电流的晶体管。
实施例2图5是以与阱区之间的关系示意表示本发明实施例2的CBCM用电路的结构的说明图。如图5所示，PMOS晶体管MP1和MP2在N阱区32N内形成，NMOS晶体管MN3与MN4在P阱区32P内形成。P阱区32P的电位通过焊盘59固定于P阱区用接地电位PW。其它结构与图1所示的实施例1的结构相同，因此说明省略。
图6是表示在图5的CBCM用电路中使用的NMOS晶体管MN3与MN4的截面结构的剖视图。图7是简单表示图6的阱区结构的说明图。
如以上二图所示，在P型衬底30的上层部设有底层N阱区31，在底层N阱区31的上层设有P阱区32P与N阱区32N(图6中略)。因此，由底层N阱区31、N阱区32N以及P阱区32P形成三重阱区结构。
在P阱区32P的表面内有选择地形成了P+扩散区34与N+扩散区35、36，在底层N阱区31的表面内形成了N+扩散区33。通过在N+扩散区35、35之间的P阱区32P的上方设置栅电极37来构成NMOS晶体管MN3，通过在N+扩散区36、36之间的P阱区32P的上方设置栅电极38来构成NMOS晶体管MN4。
P+扩散区34经由接触孔66电连接到焊盘59，N+扩散区35(源极侧)经由接触孔66电连接到焊盘55，栅电极37经由接触孔66电连接到焊盘56，N+扩散区35(漏极侧)经由接触孔66电连接到用作布线层的节点N2，N+扩散区(漏极侧)经由接触孔66电连接到节点N2，栅电极38经由接触孔66连接到焊盘57，N+扩散区36(源极侧)经由接触孔66电连接到焊盘58。并且，N+扩散区33经由接触孔66电连接到焊盘51。另外，当然地由绝缘层67将栅电极37、38和P阱区32P之间、接触孔66、66之间以及焊盘之间加以绝缘隔离。另外，以下的示图中省略了相当于绝缘层67的层。
如此，通过在三重阱结构的P阱区32P内形成NMOS晶体管MN3和MN4，能够防止在NMOS晶体管MN3和MN4上产生的结漏电流。
而且，通过焊盘59上连接电流计，监测结漏电流，且校正电流Im，能够使更高精度的电容值的测定成为可能。
另外，在图5与图6的示例中示出的是P型衬底30，但采用N型衬底时也具有同样的效果。
实施例3图8是表示本发明实施例3的CBCM用电路中所用晶体管结构的剖视图。如图8所示，NMOS晶体管MN3与MN4在由P型衬底41、埋入氧化膜42以及SOI(Silicon-On-Insulator硅-绝缘体)层43构成的SOI衬底的SOI层43内形成。
在SOI层43上有选择地形成N+扩散区44与N+扩散区45，在N+扩散区44、44之间的SOI层43的上方形成栅电极37，在N+扩散区45、45之间的SOI层43的上方形成栅电极38。由N+扩散区44、44与栅电极37构成NMOS晶体管MN4，由N+扩散区45、45与栅电极38构成NMOS晶体管MN3。
N+扩散区44(源极侧)经由接触孔66电连接到焊盘55，栅电极37经由接触孔66电连接到焊盘56，N+扩散区44(漏极侧)经由接触孔66电连接到节点N2，N+扩散区45(漏极侧)经由接触孔66电连接到焊盘57，N+扩散区45(源极侧)经由接触孔66电连接到焊盘58。
另外，在NMOS晶体管MN3和MN4的外围形成从SOI层43的表面延伸到埋入氧化膜42的STI(shallow Trench Isolation浅沟隔离)区49(图8中未作图示)，以完全隔离NMOS晶体管MN3、MN4和其它晶体管。
如此，通过将NMOS晶体管MN3与MN4以与其它元件完全隔离的方式形成于SOI衬底上，并由于存在埋入氧化膜42，消除了因NMOS晶体管MN3和MN4产生的结漏电流，因此，具有实现高精度的电容值测定的效果。
同样地，在由SIO衬底的SIO层上形成的STI区将PMOS晶体管MP1、MP2以及NMOS晶体管MN1、MN2与其它元件完全隔离时，由于消除了因这些MOS晶体管产生的结漏电流，能够实现高精度的电容值测定。
特别是，通过由SOI层上形成的STI区完全隔离导电形式相互不同的PMOS晶体管和NMOS晶体管，可取得显著的防止结漏电流的效果。
实施例4
图9是表示实施例4的CBCM用电路的第一电路的结构的电路图。如图9所示，在节点N1、N2之间形成了接触栅间电容测定用的测定电容形成部91A。其它结构与图1所示的实施例1的结构相同，因此说明省略。
图10是表示实施例4的测定电容形成部91A的内部结构的平面图。图11是图10的X1-X1′截面结构的剖视图。
如以上二图所示，测定电容形成部91A中，在P阱区21的表面内有选择地形成N+扩散区22、23与P+扩散区24，在N+扩散区22、23之间的P阱区21的上方设有用作栅电极的节点N2。由这些N+扩散区22、23以及节点N2形成测定用NMOS晶体管Q1。并且，用作布线的节点N1设于比节点N2更高的位置作为布线层。
由于节点N1经由接触孔66电连接到N+扩散区22，且实际的MOS晶体管在其栅电极尽可能邻接接触孔66地形成，因此，节点N2、接触孔66之间的距离设为最小尺寸的距离d1。
这里，实际要测定的是节点N1用的接触孔66和节点N2之间形成的耦合电容Cc。但是，节点N1接近作为栅电极的节点N2形成，因此，在节点N1和节点N2之间也形成耦合电容Ccx。另外，在节点N1和P阱区21之间形成布线电容Cv。
图12是表示实施例4的CBCM用电路的第二电路的测定电容形成部91B的结构的平面图。图13是表示图12的X2-X2′截面结构的剖视图。另外，电路结构除了由测定电容形成部91B代替测定电容形成部91A外与第一电路相同。
在测定电容形成部91B中，由N+扩散区22、23与节点N2确定的测定用NMOS晶体管Q2不同于一般的MOS晶体管，节点N2和接触孔66之间的距离设为可忽略节点N1的接触孔66和节点N2之间的耦合电容Ccy的长度的距离d2(大致10倍于距离d1)。另外，其它结构与图10和图11所示的结构相同。
以下，就采用实施例4的CBCM用电路的第一与第二电路的耦合电容Cc、布线电容Cv的测定方法进行说明。
由第一与第二电路分别测定电流Im[A]与电流Im[B]，导出以下的式(8)与式(9)。另外，式(9)中耦合电容Ccy为可忽略的值。
Im[A]＝(Ccx+Cc)×Vdd×f.....(8)Im[B]＝(Ccx+Ccy)×Vdd×f＝Ccx×Vdd×f .....(9)结果，耦合电容Ccx与耦合电容Cc可由以下的式(10)与式(11)导出。
Ccx＝Im[B]/(Vdd×f) .....(10)Cc＝(Im[A]-Im[B])/(vdd×f) .....(11)而且，分别由第一与第二电路测定电流It[A]与电流It[B]，可导出以下的式(12)与式(13)。另外，在式(13)中耦合电容Ccy为可忽略的值。结果，能够由式(10)～式(13)导出布线电容Cv。
It[A]＝Ctst[A]×Vdd×f＝(Cv+Cc+Ccx)×Vdd×f.....(12)Im[B]＝Ctst[A]×Vdd×f＝(Cv+Cc+Ccx)×Vdd×f＝(Cv+Ccx)×Vdd×f .....(13)如此，实施例4中，通过在测定电容形成部91A与91B上采用具有不同布局结构的第一与第二电路作为CBCM用电路，能够进行成分分离的接触栅间电容的测定。
实施例5图14是表示实施例5的CBCM用电路的第一电路的电路结构的电路图。如图14所示，在节点N1、N2之间形成了接触部-接触部间电容测定用的测定电容形成部92A。另外，由于NMOS晶体管MN4形成于测定电容形成部92A内，故未作图示。其它结构与图1所示实施例1的电路结构相同。
图15是表示实施例5的测定电容形成部92A的结构的平面图。图16是表示图15的Y1-Y1′截面结构的剖视图。
如以上二图所示，在P阱区21的表面内有选择地形成N+扩散区25、26及27，在N+扩散区25、26之间的P阱区21的上方设置栅电极39。因此，由N+扩散区25、26及栅电极39形成测定用NMOS晶体管Q3。
用作布线层的节点N1与N2形成得比栅电极39高，且以大致相同的高度形成，并经由接触孔66a与66b(第一与第二接触孔)分别电连接到N+扩散区25与26。
并且，在N+扩散区26、27间的P阱区21的上方形成了栅电极38，由N+扩散区26、27与栅电极38构成NMOS晶体管MN4。对栅电极38施加NMOS栅电位GN，对N+扩散区27与栅电极39供给电位GND。
这里，实际要测定的是各节点N1、N2的接触孔66a、66b之间形成的耦合电容Ccc。此时，N+扩散区25、26间的P阱区21上形成结电容Cdd。
图17是表示实施例5的CBCM用电路的第二电路的测定电容形成部92的结构的平面图。图18是表示图17的Y2-Y2′截面结构的剖视图。另外，除了由测定电容形成部92B取代测定电容形成部92A外，电路结构与第一电路相同。
如图17所示，在与测定用NMOS晶体管Q3等效的测定用NMOS晶体管Q4中，通过将节点N1侧的接触孔66a的形成位置和节点N2侧的接触孔66b的形成位置布置成任何一个接触孔66a、66b均不对置，使接触部-接触部间的电容成为0。其它结构与测定电容形成部92A相同，说明省略。
以下，就采用实施例5的CBCM用电路的第一与第二电路的耦合电容Ccc的测定方法进行说明。
用第一与第二电路分别测定电流Im[A]与电流Im[B]，导出以下的式(14)与式(15)。另外，电容Cxx是表示节点N2附带的其它电容(在图15～图17中未作图示)。
Im[A]＝(Ccc+Cdd+Cxx)×Vdd×f .....(14)
Im[B]＝(Cdd+Cxx)×Vdd×f.....(15)结果，耦合电容Ccc可由以下的式(16)导出。
Ccc＝(Im[A]-Im[B])/(Vdd×f) .....(16)而且，分别由第一与第二电路测定电流It[A]与电流It[B]，导出以下的式(17)与式(18)。电容Cyy是表示节点N2附带的其它电容(在图15～图17中未作图示)。
It[A]＝Ctst[A]×Vdd×f＝(Cyy+Ccc+Cdd)×Vdd×f.....(17)Im[B]＝Ctst[B]×Vdd×f＝(Cyy+Cdd)×Vdd×f.....(18)结果，能够由式(16)～式(18)导出耦合电容Ccc，如下式(19)。
Ccc＝(It[A]-It[B])/(Vdd×f) .....(19)如此，实施例5通过采用在测定电容形成部92A与92B上具有不同布局结构的第一与第二电路作为CBCM用电路，能够进行成分分离的接触部-接触部间电容的测定。
(其它形态)图19是表示实施例5的测定电容形成部92B的另一形态的平面图。图18相当于图19的Y3-Y3′截面结构。
如图19所示，只在节点N1侧形成接触孔66a，而不在节点N2侧形成接触孔66b，从而，使接触部～接触部间电容成为0。其它结构与图18、图17所示的结构相同，说明省略。
以图19所示结构作为第二电路的结构，采用基于上述的式(14)～式(19)的耦合电容Ccc的测定方法，可获得相同的效果。
实施例6图20是表示本发明实施例6的CBCM用电路的结构的电路图。PMOS晶体管MP2与NMOS晶体管MN2串联连接。而且，PMOS晶体管MP2的源极被供给电源电位Vdd，NMOS晶体管MN2的源极接地。并且，PMOS晶体管MP2的栅极与焊盘53相连，且NMOS晶体管MN2的栅极与焊盘56相连。
而且，PMOS晶体管MP2、NMOS晶体管MN2的漏极间的端子P1与节点N1(用作布线层)相连。节点N1与节点N21～N25(用作布线层)等以预先设定的配置而设于测定电容形成部2内。而且，节点N1和各节点N21～N25之间分别形成耦合电容Cc1～Cc5。节点N21～N25与端子P21～P25相连。因此，在端子P1和端子P21～P25之间形成测定电容形成部2。
端子P21～P25分别经由NMOS晶体管MN31～MN35连接到端子P31～P35，同时经由NMOS晶体管MN41～MN45连接到端子P41～P45。
NMOS晶体管MN31～MN35的栅极被供给使能电压EN1～EN5，NMOS晶体管MN41～MN45的栅极与焊盘56相连。
端子P31～P35连接到公共的输出线OL1，输出线OL1与焊盘70相连。在焊盘70和接地电平之间设有电流计71，能够测定从焊盘70流入接地电平的电流Im。端子P41～P45连接到公共的输出线OL2，输出线OL2接地。
并且，解码器1接受3位的选择信号ST与1位的使能电压EN，以基于选择信号ST选择的使能电压EN1～EN5中的一个作为使能电压EN进行输出。就是说，解码器1起到这样的选择部功能，该选择部通过以输入的使能电压EN作为使能电压EN1～EN5中的一个加以输出，并基于选择信号ST选择端子P21～P25中的一个，将由选择的端子感应的电流传送到输出线OL1。
图21是表示一例测定电容形成部2的剖视图。如图21所示，形成节点N21与节点N22作为上部布线层，形成节点N1与节点N23作为中间布线层，形成节点N25与节点N24作为下部布线层。另外，这些节点N1、节点N21～N25等相互由绝缘层67绝缘隔离。
因此，在节点N1的正上方设有节点N21，正下方设有节点N25，横向设有节点N23，斜上方设有节点N22，斜下方设有节点N24。
图22是表示实施例6的CBCM用电路的动作的时间图。如图22所示，被供给的PMOS栅电位GP与NMOS栅电位GN，使得PMOS晶体管MP2与NMOS晶体管MN2的导通期间不相重复地交互导通，在PMOS晶体管MP2成为导通状态(PMOS栅电位GP下降至“L”电平)之前，使能电压EN1～EN5中的选择使能电压ENi(i＝1～5的任一数)上升至“H”电平。
因此，在PMOS栅电位GP为“L”电平的期间，能够由电流计62检出电流It，且由电流计71检出经由NMOS晶体管MN3i与焊盘70获得的电流Im。
另外，非选择的使能电压ENj(j＝1～5(除i外的数))被固定于“L”电平，NMOS晶体管MN4j成为常时截止状态。
结果，能够基于采用实施例6的CBCM用电路获得的电流Im与电流It，算出节点N1和节点N2i之间的耦合电容Cci等。
图23是表示采用实施例6的CBCM用电路的布线特性的分析方法的流程图。
参照图23，在步骤S1中设定布线特性，包括节点N1、节点N21～N25的布线形状(包括不同布线间的布线间距)，以及节点N1、节点N21之间等的上下布线层间的绝缘层67的膜厚与绝缘层67的介电常数等。另外，图21中概括地示出绝缘层67，但通常为布线层之间设置不同绝缘层的多层结构，介电常数因绝缘层67的形成高度而异。
在步骤S2中，通过用步骤S1中设定的布线特性的内容进行预定的模拟，以非实际测量的方式求得节点N1和节点N21～N25之间的耦合电容Cc1～Cc5。
另一方面，在步骤S3中，采用以图21所示的多层布线结构作为测定电容形成部2的实施例6的CBCM用电路，以如上述的实际测量的方式求得耦合电容Cc1～Cc5。
然后，在步骤S4中，对在步骤S2中获得的耦合电容Cc1～Cc5的模拟值和在步骤S3中获得的耦合电容Cc1～Cc5的实际测量值加以比较。
若步骤S4的比较结果一致，则判断为步骤S1的设定值正确并结束处理，若不一致则转到步骤S5。
在步骤S5中，变更上下布线层间的绝缘层67的膜厚与介电常数等布线特性，然后在步骤S1中进行再设定。
重复步骤S1、S2、S4、S5，直至在步骤S4中检出一致为止。另外，在步骤S3中进行一次实际测量即可。
因此，在步骤S4中检出一致时，能够准确地获得绝缘层67的膜厚与介电常数的估计值。结果，能够进行高精度的布线特性分析。
如此，在实施例6的CBCM用电路中，通过输出线OL1将NMOS晶体管MN31～MN35的源极共同连接，这样流过NMOS晶体管MN31～MN35的电流Im的测定用的焊盘仅为一个焊盘70，因此能够减少焊盘数。
由于解码器1基于3位的选择信号ST与1位的使能电压EN，输出5位的使能电压EN1～EN5，与直接输入5位的使能电压EN1～EN5的情况相比，能够减少1位的输入量，因此能够减少一个输入位用的焊盘。
并且，实际输入的使能电压EN可为一种，与直接输入使能电压EN1～EN5的情况相比，能够减少四个使能电压用的信号。
另外，在步骤S2中，可用响应面函数(Response Surface Function)取代模拟。响应面函数是指由模拟预先算出将绝缘膜的膜厚、介电常数、布线间距等布线特性按照实验计划表变更时的布线电容值，以上述布特性作为变量输出模拟结果的函数。
实施例7图24是表示本发明实施例7的解码器的另一结构的电路图。如图24所示，解码器5由四列串联的D-FF(D型触发电路)72～75与AND门81～85构成。
D-FF72～75从时钟输入部CLK接受共同的时钟信号Clk，D-FF72在输入部D接受1位的选择信号Sel。选择信号Sel成为AND门81的一个输入信号，由D-FF72～75的输出部O获得的信号成为AND门82～85的一个输入信号。被供给使能电压EN作为AND门81～85共同的另一输入信号。
这些AND门81～85的输出信号成为使能电压EN1～EN5。
在该结构中，根据选择信号Sel与时钟信号Clk进行信号处理将D-FF72～75中的一个锁定在“H”电平后将选择信号Sel设为“L”电平，或者将全部的D-FF72～75锁定在“L”电平后将选择信号Sel设为“H”电平。
这样，将使能电压EN作为使能电压EN1～EN5中的任何一个输出，就能够发挥与图20所示的解码器1等效的功能。
由于实施例7的解码器5的输入信号的位数为3位，能比实施例6的解码器1减少一个输入用焊盘。
实施例8图25是示意表示本发明实施例8的电路结构的说明图。如图25所示，PMOS晶体管MP2与NMOS晶体管MN2串联连接。PMOS晶体管MP2的源极被供给电源电位Vdd，NMOS晶体管MN2的源极接地。并且，PMOS晶体管MP2的栅极被供给PMOS栅电位GP，NMOS晶体管MN2的栅极被供给NMOS栅电位GN。
在PMOS晶体管MP2、NMOS晶体管MN2之间的端子P1连接到测定电容形成部3的测定目标节点NA(用作电容的一个电极)。测定电容形成部3的测定目标节点NB(作为电容的另一电极)经由端子P2与传输门46连接到测定目标节点NA，同时经由端子P2与传输门47连接到接地电平。如此，在端子P1、P2之间设置测定电容形成部3。
并且，在PMOS晶体管MP2和电源Vdd之间设置用以测定对端子P1的供给电流的电流计62。
传输门46的NMOS栅极与传输门47的PMOS栅极被供给选择信号SEL，传输门46的PMOS栅极与传输门47的NMOS栅极被供给选择信号SEL经由反相器48传送获得的信号。这些传输门46、47与反相器48起到基于选择信号SEL切换端子P2(节点N2)的状态的端子状态切换部的功能。
测定电容形成部3除了测定目标节点NA、NB外，还设有伪节点DL与伪节点DR(用作伪电极)，伪节点DL与DR分别接地。
测定电容形成部3(图25示出其平面结构)内的测定目标节点NA、测定目标节点NB均为梳形结构，使相互的n条梳齿部分以预定间隔交互对置地配置。而且，在测定目标节点NA、NB的梳柄部分设置与测定目标节点NA与NB相同的梳形结构的伪节点DL、DR，伪节点DL右端的梳齿从测定目标节点NA左端的梳齿开始以上述预定间隔配置，伪节点DR左端的梳齿从测定目标节点NB右端的梳齿开始以上述预定间隔配置。
图26与图27分别表示图25的B1-B1′截面的截面结构的剖视图。图26是表示选择信号SEL为“0”(“L”电平)且测定目标节点NB经由导通状态的传输门47接地时的情况，图27是表示选择信号SEL为“1”(“H”电平)且测定目标节点NA，NB之间短路时的情况。
图26所示，当选择信号SEL＝“0”时(第一状态)，测定目标节点NA与NB各梳齿间形成(2n-1)个(图26的例中n＝5)耦合电容Cc，在伪节点DL右端的梳齿和测定目标节点NA左端的梳齿之间形成一个耦合电容Cc，从而共形成2n个耦合电容Cc。
在测定目标节点NA和下层的下层布线层16之间形成n个布线电容Cv。并且，也形成后述的微电容α。因此，由下式(20)可获得总电容Ctotal。
Ctotal＝2n×Cc+n×Cv+α .....(20)如图27所示，当选择信号SEL＝“1”时(第二状态)，测定目标节点NA、测定目标节点NB短路，因此，在伪节点DL右端的梳齿和测定目标节点NA左端的梳齿之间只形成一个耦合电容Cc，在伪节点DR左端的梳齿和测定目标节点NB右端的梳齿之间只形成一个耦合电容Cc，从而总共形成两个耦合电容Cc。
在测定目标节点NA、NB和下层的下层布线层16之间形成2n个布线电容Cv。并且，也形成微电容β。因此，由下式(21)可获得总电容Ctotal。另外，微电容α、β是指构成传输门46、47与反相器48的各晶体管的栅极之间的接线以及梳齿以外的部分上寄生的电容等。
Ctotal＝2n×Cc+2n×Cv+β.....(21)结果，由电流计62测定来自PMOS晶体管MP2的漏极的对端子P1的供给电流，通过求解上述的式(20)、(21)，能够个别地求出耦合电容Cc与布线电容Cv。
此时，通过设置伪节点DL、伪节点DR，在选择信号SEL＝“1”时也形成耦合电容Cc，能够提高耦合电容Cc和布线电容Cv的分离精度。而且，通过形成伪节点DL、DR，消除测定目标节点NA、NB的梳齿部分与其它部分之间的图案密度差，因此，能够高精度地形成测定目标节点NA与NB的梳齿部分。
图28是表示采用实施例8的CBCM用电路的布线特性的分析方法的流程图。
如图28所示，在步骤S11中设定测定目标节点NA、NB的布线形状(包括NA、NB之间相邻的梳齿部之间的距离)，以及测定目标节点NA(NB)和下层布线层16之间的绝缘层的膜厚与绝缘层的介电常数等布线特性。
在步骤S12中，以在步骤S11中设定的布线特性的内容进行预定的模拟，以非实际测量的方式求出耦合电容Cc与布线电容Cv。
另一方面，在步骤S13中，采用设有测定电容形成部3的实施例8的CBCM用电路，以实际测量的方式求得如上述的耦合电容Cc与布线电容Cv。
然后，在步骤14中，对在步骤S12中获得的耦合电容Cc与布线电容Cv的模拟值和在步骤S13中获得的耦合电容Cc与布线电容Cv的实际测量值加以比较。
若步骤S14的比较结果一致，则判断为步骤S11的设定值正确并结束处理动作，若不一致则转到步骤S15。
在步骤S15中，变更包括上述的绝缘层的膜厚与介电常数等的布线特性，然后在步骤S11中进行再设定。
重复步骤S11、S12、S14、S15，直至在步骤S14中检出一致为止。再有，在步骤S13中进行一次实际测量即可。
因此，在步骤S14中检出一致时，能够准确地获得包括绝缘层的膜厚与介电常数等的布线特性的估计值。结果，能够进行高精度的布线特性的分析。
再有，可与实施例6一样，在步骤S12中，也可用响应面函数取代模拟。
实施例9图29是示意表示本发明实施例9的CBCM用电路的CBCM用辅助电路的电路结构的说明图。实施例9的CBCM用电路由图29所示的CBCM用辅助电路和图25～图27所示的实施例8的CBCM用电路构成。
如图29所示，实施例9的CBCM用辅助电路与实施例8的CBCM用电路相比，不同点在于用辅助测定电容形成部4取代了测定电容形成部3。
辅助测定电容形成部4(图29示出其平面结构)内的作为电容的一个电极与另一电极起作用的测定目标节点NA、测定目标节点NB均呈梳形结构，使彼此的n条梳齿部分以预定间隔交互对置地配置。但是，辅助测定电容形成部4的测定目标节点NA、NB的梳齿的长度(除了与耦合电容不相关的边缘部50(梳子的齿根区域)外)，设定为m倍于实施例8的测定电容形成部3的梳齿长度L(m×L)。其它结构与图25所示的实施例8的结构相同。
图30与图31分别表示图29的B2-B2截面的截面结构的剖视图。图30表示选择信号SEI为“0”电平时的情况，图31表示选择信号SEL为“1”电平时的情况。
如图30所示，当选择信号SEL＝“0”时，与实施例8一样，共形成2n(图30中n＝5)个耦合电容。其中，耦合电容Ccm＝m×Cc。
而且，在测定目标节点NA和下层的下层布线层16之间形成n个布线电容Cvm。其中，布线电容Cvm＝m×Cv。并且，也形成微电容α。因此，由下式(22)可获得基准电容Cref。
Cref＝m×(2n×Cc+n×Cv)+α .....(22)如图31所示，当选择信号SEL＝“1”时，与实施例8一样，总共形成两个耦合电容Ccm。
而且，与实施例8一样，在测定目标节点NA与NB和下层的下层布线层16之间形成2n个布线电容Cvm。并且，也形成微电容β。因此，由下式(23)可获得基准电容Cref。
Cref＝m×(2n×Cc+n×Cv)+β.....(23)因此，在实施例8的CBCM用电路与实施例9的辅助CBCM用电路的各选择信号SEL＝“0”、“1”的共四种情况下，由电流计62测定来自PMOS晶体管MP2的漏极的供给电流的电流值，通过上述的式(20)～(23)的解法，能够个别地求出除去微电容α、β的、比实施例8更准确的耦合电容Cc与布线电容Cv。
实施例10图32是示意表示本发明实施例10的CBCM用电路的TEST电路(第一电路)的电路结构的说明图。
如图32所示，实施例10的TEST电路与实施例8的CBCM用电路相比，不同点在于以测定电容形成部6取代了测定电容形成部3。
在测定电容形成部6(图32示出其平面结构)内，作为电容的一个电极和另一电极起作用的测定目标节点NA和测定目标节点NB均呈梳形结构。而且，各自的5条梳齿部分以预定间隔交互对置地配置。并且，在测定目标节点NA与NB的各梳柄部分上设置与测定目标节点NA与NB相同梳形结构的伪节点DL与DR(起伪电极功能)，伪节点DL右端的梳齿从测定目标节点NA左端的梳齿开始以上述预定间隔配置，伪节点DR左端的梳齿从测定目标节点NB右端的梳齿开始以上述预定间隔配置。另外，其它结构与图25所示的实施例8的测定电容形成部3相同。
图33与图34是分别表示图32的C-C截面的截面结构的剖视图。图33是表示选择信号SEL为“0”电平时的情况(第一状态)，图34是表示选择信号SEL为“1”电平时的情况(第二状态)。
如以上二图所示，设置硅衬底10作为测定目标节点NA与NB的下层布线层，在位于测定目标节点NA与NB的下方的硅衬底10的表面内形成扩散区13作为活性区，在除此以外的硅衬底10的表面内形成STI区12，扩散区13、13之间被STI区12隔离。另外，相同地设定各扩散区13的形成宽度和扩散区13、13之间的STI区12的距离。而且，相同地设定各扩散区13的形成面积和周围长度。并且，作为扩散区13例如可以考虑用n型扩散区等。
并且，在测定目标节点NA与NB的梳齿部分和位于其正下方的扩散区13之间形成接触孔(接触塞)66，在伪节点DL与DR和位于其正下方的STI区12之间形成接触孔66。另外，如图32所示，在测定目标节点NA、NB以及伪节点DL、DR的各梳齿部分上分别形成两个接触孔66。
并且，通过将伪节点DL、DR设成与测定目标节点NA、NB同样的梳形结构来消除测定目标节点NA、NB的齿部分和其它部分之间的图案密度差，能够高精度地形成测定目标NA与NB的梳齿部分，因此，能够提高加工精度。
图35是示意表示本发明实施例10的REF电路(第二电路)的电路结构的说明图。这种REF电路以在图32～图34所示的TEST电路上增加的方式设置。就是说，实施例10的CBCM用电路由TEST电路与REF电路构成。
如图35所示，该REF电路与图32～图34所示的TEST电路相比，不同点在于用测定电容形成部7取代了测定电容形成部6。
图36与图37是分别表示图35的D-D截面的截面结构的剖视图。图36表示选择信号SEL为“0”电平时的情况，图37表示选择信号SEL为“1”电平时的情况。
如以上二图所示，设置硅衬底10作为测定目标节点NA与NB的下层布线层，不在硅衬底10的表面内形成扩散区13而在整个表面内形成了STI区14。测定电容形成部7的其它结构与测定电容形成部6相同。
以下，就采用实施例10的CBCM用电路(TEST电路与REF电路)的电容值的测定方法进行说明。首先，用TEST电路进行测定。
如图33所示，当选择信号SEL＝“0”时，测定目标节点NA与NB的相邻的梳齿之间以及接触孔66、66之间形成9个耦合电容Cc，在伪节点DL右端的梳齿和测定目标节点NA左端的梳齿之间以及在接触孔66、66之间形成一个耦合电容，从而，共形成10个耦合电容Cc。
而且，在测定目标节点NA下方的扩散区13(第一活性区)上形成5个结电容Cj，结电容Cj是指扩散区13和硅衬底10之间形成的PN结的电容。在10个扩散区13、13之间的STI区12上共形成9个耦合电容Csti。因此，根据从测定目标节点NA写入的电荷测定的第一测试电容CT1，可由下式(24)获得。另外，微电容α是因在构成传输门46、47与反相器48的各晶体管的栅极之间的接线以及测定目标节点NA的围绕(梳齿以外的部分)等生成的寄生电容。
CT1＝10Cc+9Csti+5Cj+α .....(22)如图34所示，由于在选择信号SEL＝“1”时，测定目标节点NA和测定目标节点NB短路，在伪节点DL右端的梳子齿和测定目标节点NA左端的梳齿之间以及接触孔66、66之间形成一个耦合电容Cc，在伪节点DR左端的梳齿和测定目标节点NB右端的梳齿之间以及接触孔66、66之间形成一个耦合电容Cc，总共形成两个耦合电容Cc。
而且，在测定目标节点NA下方的扩散区13(第一活性区)上形成5个，在测定目标节点NB下方的扩散区13(第二活性区)上形成5个，共形成10个结电容Cj。另外，由于测定目标节点NA、NB之间短路，全部的扩散区13被设为相同电位，不会产生扩散区13、13之间的耦合电容Csti。
因此，根据从测定目标节点NA写入的电荷测定的第二测试电容CT2，可由下式(25)获得。另外，微电容β是具有与微电容α相同性质的寄生电容，CT2＝2Cc+10Cj+β .....(25)接着，进行采用REF电路的测定。
如图36所示，当选择信号ESL＝“0”时，与TEST电路时一样，共形成10个耦合电容Cc。
但是，由于不在REF电路中形成扩散区13，不会形成结电容Cj与耦合电容Csti。因此，根据从测定目标节点NA写入的电荷测定的第一基准电容CR1，可由下式(26)获得。
CR1＝10Cc+α .....(26)如图37所示，由于在选择信号SEL＝“1”时，测定目标节点NA和测定目标节点NB之间短路，与TEST电路时一样，总共形成两个耦合电容Cc。加之，由于不在REF电路中形成扩散区13，不会形成结电容Cj与耦合电容Csti。
因此，根据从测定目标节点NA写入的电荷测定的第二基准电容CR2，可由下式(27)获得。
CR2＝2Cc+β.....(27)因此，实施例10的CBCM用电路在TEST电路或RED电路中，以选择信号SEL＝“0”、“1”的状态，由电流计62对端子P1的供给电流共测定四次，从而，能够获得上述的式(21)～式(27)。换言之，能够通过测定由TEST电路与REF电路以及选择信号SEL的状态获得的四个供给电流，求解上述的式(21)～式(27)。
从式(24)减去式(26)，可获得以下的式(28)。
CT1-CR1＝9Csti+5Cj .....(28)从式(25)减去式(27)，可获得以下的式(29)。
CT2-CR2＝10Cj.....(29)从式(28)与式(29)，按照下式(30)求出耦合电容Csti。
Csti＝[(CT1-CR1)/9]-[(CT2-CR2)/18] .....(30)如此，能够高精度地获得在传统的CBCM用电路中难以测定的扩散区13、13之间的耦合电容Csti。
另外，在本实施例中，例示了测定目标节点NA与NB的梳齿数为5个，对梳子的每个齿形成的接触孔66为两个，扩散区13的个数为10个的情形，但这些数据是为了便于说明而假设的，并无特别含义。
并且，上述的实施例10与后述的实施例11～实施例16，均由两个电路(TEST电路与REF电路)构成CBCM用电路。并且，在实施例10以及之后叙述的实施例11～实施例14中，测定目标节点NA、NB作为耦合电容Cc的一个电极与另一电极起作用，伪节点DL、DR作为该电容的一个与另一个伪电极起作用。
实施例11图38与图39是表示本发明实施例11的CBCM用电路的TEST电路的截面结构的剖视图。另外，平面结构与图32所示的结构相同。图38与图39分别表示图32的C-C截面，图38表示选择信号SEL为“0”电平时的情况，图39表示选择信号SEL为“1”电平时的情况。
如以上二图所示，在位于测定目标节点NA、NB的形成区域外的伪节点DL与伪节点DR的下方的硅衬底10的表面内也形成了扩散区13(伪活性区)。随后，在伪节点DL与DR和扩散区13之间形成接触孔66。另外，在伪节点DL、DR下方的包括扩散区13的全部扩散区13的形成宽度，以及扩散区13、13之间的STI区12的距离均被相同地设定。而且，各扩散区13的形成面积和外围长度也被相同地设定。
而且，包括测定目标节点NA与NB下方的扩散区13的全部扩散区13被STI区12隔离。其它结构与图33与图34所示的实施例10的TEST电路相同。
如此，通过也在伪节点DL、DR下方的硅衬底10的表面上形成扩散区13，并消除扩散区13的图案疏密程度之差，能够提高在测定目标节点NA与NB下方形成的扩散区13的加工精度。
图40与图41是表示本发明实施例11的CBCM用电路的REF电路的截面结构的剖视图。另外，其平面结构与图35所示的结构相同。图40与图41分别表示图35的D-D截面，图40表示选择信号SEL为“0”电平时的情况，图41表示选择信号SEL为“1”电平时的情况。
如以上二图所示，设置硅衬底10作为测定目标节点NA与NB的下层布线层，不在硅衬底10的表面内形成扩散区13而在整个表面内形成STI区12。测定电容形成部7的其它结构与测定电容形成部6相同。
以下，就采用实施例11的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TES电路的测定。
如图38所示，当选择信号SEL＝“0”时，与实施例10的TEST电路时一样，共形成10个耦合电容Cc。
而且，在测定目标节点NA下方的扩散区13上形成5个结电容Cj，位于测定目标节点NA、NB下方的10个扩散区13、13之间的STI区12与测定目标节点NA下方左端的扩散区13和伪节点DL下方右端的扩散区13之间，共形成10个耦合电容Csti。因此，第一测试电容CT1可由下式(31)获得。
CT1＝10Cc+10Csti+5Cj+α.....(31)如图39所示，在选择信号SEL＝“1”时，与实施例10的TEST电路时一样，总共形成两个耦合电容Cc，在测定目标节点NA与NB下方的扩散区13上形成10个结电容Cj。因此，第二测试电容CT2可由下式(32)获得。
CT2＝2Cc+10Cj+β .....(32)接着，进行采用REF电路的测定。
如图40所示，在选择信号ESL＝“0”时，与实施例10的REF电路时一样，共形成10个耦合电容Cc。因此，第一基准电容CR1可由下式(33)获得。
CR1＝10Cc+α .....(33)如图41所示，在选择信号SEL＝“1”时，与实施例10的REF电路时一样，总共只形成两个耦合电容Cc。因此，第二基准电容CR2可由下式(34)获得。
CR2＝2Cc+β .....(34)总之，与实施例10一样，通过求解式(31)～式(34)，能够高精度地获得扩散区13、13之间的耦合电容Csti。
实施例12图42与图43是表示本发明实施例12的CBCM用电路的TEST电路的截面结构的剖视图。另外，平面结构与图32所示的结构相同。因此，图42与图43分别表示图32的C-C截面，图42表示选择信号SEL为“0”电平时的情况，图43表示选择信号SEL为“1”电平时的情况。
如以上二图所示，与实施例11的TEST电路相比，不同点在于不是采用硅衬底10而是采用SOI衬底11。SOI衬底11由硅衬底17、埋入绝缘层18以及SOI层19的叠层结构构成。因此，与实施例11的TEST电路时一样，在SOI层19的表面内形成扩散区13与STI区12。其它结构与图38与图39所示的实施例11的TEST电路相同。
图44与图45是表示本发明实施例12的CBCM用电路的REF电路的截面结构的剖视图。另外，平面结构与图35所示的结构相同。因此，图44与图45是分别表示图35的D-D截面，图44表示选择信号SEL为“0”电平时的情况，图45表示选择信号SEL为“1”电平时的情况。
如以上二图所示，除了用SOI衬底11取代硅衬底10之外，其结构与实施例11的REF电路相同。
以下，就采用实施例12的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TEST电路的测定。
如图42所示，在选择信号SEL＝“0”时，与实施例11的TEST电路时一样，形成10个耦合电容Cc、5个结电容Cj、10个耦合电容Csti。因此，第一测试电容CT1可由下式(35)获得。另外，实施例12的结电容Cj是指在扩散区13和SOI层19之间的界面上形成的PN结的电容。
CT1＝10Cc+10Csti+5Cj+α.....(35)如图43所示，当选择信号SEL＝“1”时，与实施例11的TEST电路时一样，形成两个耦合电容Cc和10个结电容Cj。因此，第二测试电容CT2可由下式(36)获得。
CT2＝2Cc+10Cj+β .....(36)接着，进行采用REF电路的测定。
如图44所示，当选择信号ESL＝“0”时，与实施例10的REF电路时一样，只形成10个耦合电容Cc。因此，第一基准电容CR1可由下式(37)获得。
CR1＝10Cc+α.....(37)如图45所示，当选择信号SEL＝“1”时，与实施例10的REF电路时一样，只形成两个耦合电容Cc。因此，第二基准电容CR2可由下式(38)获得。
CR2＝2Cc+β .....(38)总之，与实施例10一样，通过求解式(35)～式(38)，能够高精度地获得扩散区13、13之间的耦合电容Csti。
实施例13图46与图47是表示本发明实施例13的CBCM用电路的TEST电路的截面结构的剖视图。另外，其平面结构与图32所示的结构相同。因此，图46与图47分别表示图32的C-C截面，图46表示选择信号SEL为“0”电平时的情况，图47表示选择信号SEL为“1”电平时的情况。
如以上二图所示，与实施例12的TEST电路相比，不同点在于形成的各STI区12延伸到埋入绝缘层18。换言之，STI区12与埋入绝缘层18将各扩散区13完全隔离。
其它结构与图42与图43所示的实施例12的TEST电路相同。
图48与图49是表示本发明实施例13的CBCM用电路的REF电路的截面结构的剖视图。另外，其平面结构与图35所示的结构相同。因此，图48与图49分别表示图35的D-D截面，图48表示选择信号SEL为“0”电平时的情况，图49表示选择信号SEL为“1”电平时的情况。
如以上二图所示，除了在SOI层19的全部区域上形成STI区14之外，其结构与实施例12的REF电路相同。
以下，就采用实施例13的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TEST电路的测定。
如图46所示，当选择信号SEL＝“0”时，与实施例11的TEST电路时一样，形成10个耦合电容Cc、5个结电容Cj、10个耦合电容Csti。因此，第一测试电容CT1可由下式(39)获得。
CT1＝10Cc+10Csti+5Cj+α .....(39)如图47所示，当选择信号SEL＝“1”时，与实施例11的TEST电路时一样，形成两个耦合电容Cc和10个结电容Cj。因此，第二测试电容CT2可由下式(40)获得。
CT2＝2Cc+10Cj+β.....(40)接着，进行采用REF电路的测定。
如图48所示，当选择信号ESL＝“0”时，与实施例10的REF电路时一样，只形成10个耦合电容Cc。因此，第一基准电容CR1可由下式(41)获得。
CR1＝10Cc+α.....(41)如图49所示，当选择信号SEL＝“1”时，与实施例10的REF电路时一样，只形成两个耦合电容Cc。因此，第二基准电容CR2可由下式(42)获得。
CR2＝2Cc+β .....(42)于是，与实施例10一样，通过求解式(39)～式(42)，能够高精度地获得扩散区13、13之间的耦合电容Csti。
实施例14
图50与图51是表示本发明实施例14的CBCM用电路的TEST电路的截面结构的剖视图。另外，其平面结构与图32所示的结构相同。因此，图50与图51分别表示图32的C-C截面，图50表示选择信号SEL为“0”电平时的情况，图51表示选择信号SEL为“1”电平时的情况。
如以上二图所示，与实施例13的TEST电路相比，不同点在于形成的各扩散区13延伸到埋入绝缘层18。因此，在扩散区13不形成PN结。其它结构与图46与图47所示的实施例13的TEST电路相同。
图52与图53是表示本发明实施例14的CBCM用电路的REF电路的截面结构的剖视图。另外，其平面结构与图35所示的结构相同。因此，图52与图53分别表示图35的D-D截面，图52表示选择信号SEL为“0”电平时的情况，图53表示选择信号SEL为“1”电平时的情况。
如以上二图所示，实施例14的REF电路的结构与实施例13的REF电路的结构相同。
以下，就采用实施例14的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TEST电路的测定。
如图50所示，当选择信号SEL＝“0”时，与实施例11的TEST电路时一样，形成10个耦合电容Cc和10个耦合电容Csti。但由于不在扩散区13的任何界面上形成PN结，所以不形成结电容Cj。因此，第一测试电容CT1可由下式(43)获得。
CT1＝10Cc+10Csti+α ……(43)如图51所示，当选择信号SEL＝“1”时，与实施例11的TEST电路时一样，形成两个耦合电容Cc。但是，基于上述的理由，不形成结电容Cj。因此，第二测试电容CT2可由下式(44)获得。
CT2＝2Cc+β .....(44)接着，进行采用REF电路的测定。
如图52所示，当选择信号ESL＝“0”时，与实施例10的REF电路时一样，只形成10个耦合电容Cc。因此，第一基准电容CR1可由下式(45)获得。
CR1＝10Cc+α .....(45)如图53所示，当选择信号SEL＝“1”时，与实施例10的REF电路时一样，只形成两个耦合电容Cc。因此，第二基准电容CR2可由下式(46)获得。
CR2＝2Cc+β.....(46)于是，与实施例10一样，通过求解式(43)～式(46)，能够高精度地获得扩散区13、13之间的耦合电容Csti。
另外，由于式(44)和式(46)完全相同，在实施例14的RED电路中，即使将测定目标节点NB固定为接地电平也不会有任何妨碍。这时，可以去掉图35所示的传输门46、47与反相器48，从而可简化电路结构。
实施例15图54是表示本发明实施例15的CBCM用电路的TEST电路的电路结构的说明图。图55是表示图54的E-E截面的剖视图。
如图54所示，与实施例8的CBCM用电路相比，不同点在于由测定电容形成部8T取代了测定电容形成部3。
测定电容形成部8T(图54示出其平面结构)形成于硅衬底10上，在中心部上形成矩形的扩散区15A，包围扩散区15A的外围而形成STI区12A，包围STI区12A的外围而形成扩散区15B，再包围扩散15B的外围而形成STI区12B。
用作布线层的测定目标节点NA为在扩散区15A上横向伸出的矩形状，经由接触孔66电连接到扩散区15A。用作布线层的测定目标节点NB在扩散区15B的三个边的上方延伸而形成，经由多个接触孔66电连接到扩散区15B。
这里，设扩散区15A的周长为LA，扩散区15A的面积为SA，扩散区15B的面积为SB。
如图55所示，在测定目标节点NA、NB之间形成两个耦合电容Cc，在扩散区15A上形成结电容Cja，在扩散区15B上形成结电容Cjb。并且，在挟持STI区12A的扩散区15A与15B之间形成耦合电容Csti。
图56是表示本发明实施例15的CBCM用电路的REF电路的电路结构的说明图。图55也相当于图56的F-F截面的截面结构。
测定电容形成部8R(图56示出其平面结构)与测定电容形成部8T同样地形成于硅衬底10上，在中心部形成矩形的扩散区15C，包围扩散区15C的外围而形成STI区12C，包围STI区12C的外围而形成扩散区15D，再包围扩散15D的外围而形成STI区12D。
测定目标节点NA为在扩散区15C上横向伸出的矩形状，经由接触孔66电连接到扩散区15C。测定目标节点NB延伸到扩散区15D的三个边的上方，经由多个接触孔66电连接到扩散区15B。
这里，设扩散区15C的周长为LC，扩散区15C的面积为SC，扩散区15D的面积为SD。
因此，与测定电容形成部8T相比，测定电容形成部8R的不同点在于形成的扩散区15C的面积SC小于扩散区15A的面积SA，形成的扩散区15D的面积SD大于扩散区15B的面积SB。
以下，就采用实施例15的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TEST电路的测定。这里，结电容Cja和结电容Cjb是指单位面积的电容，耦合电容Csti是指单位长度的电容。
当选择信号SEL＝“0”时，在测定目标节点NA、NB之间形成耦合电容Cc，在扩散区15A上形成结电容Cja，在扩散区15A、15B之间形成耦合电容Csti。并且，也形成构成电路的布线等的微电容α。因此，第一测试电容CT1可由下式(47)获得。
CT1＝Cc+Csti×LA+Cja×SA+α.....(47)由于在选择信号SEL＝“1”时测定目标节点NA、NB之间短路，不形成耦合电容Cc，只在扩散区15A与15B上分别形成结电容Cja与Cjb。并且，也形成构成电路的布线等的微电容β。因此，第二测试电容CT2可由下式(48)获得。
CT2＝Cja×SA+Cjb×SB+β .....(48)
接着，进行采用REF电路的测定。
当选择信号ESL＝“0”时，与TEST电路时一样，形成耦合电容Cc、耦合电容Csti以及结电容Cja。并且，也形成构成电路的布线等的微电容α。因此，第一基准电容CR1可由下式(49)获得。
CR1＝Cc+Csti×LC+Cja×SC+α.....(49)当选择信号SEL＝“1”时，与TEST电路时一样，形成结电容Cja与结电容Cjb。并且，也形成构成电路的布线等的微电容β。因此，第二基准电容CR2可由下式(50)获得。
CR2＝Cja×SC+Cjb×SD+β.....(50)于是，与实施例10一样，通过求解式(47)～式(50)，能够高精度地获得扩散区15A、15B之间的耦合电容Csti。
如此，在实施例15中，通过对测定目标节点NA、NB的下方形成的扩散区的面积加以变更，能够求出耦合电容Csti与结电容Cja、Cjb。
并且，能够测定适当改变STI区12A～12D的形成宽度时的耦合电容Csti或结电容Cja、Cjb。
实施例16图57是表示本发明实施例16的CBCM用电路的TEST电路的电路结构的说明图。图58是表示图57的G-G截面的截面结构的剖视图。
如图57所示，与图54与图55所示的实施例15的TEST电路相比，不同点在于由测定电容形成部9T取代了测定电容形成部8T。
测定电容形成部9T(图57示出其平面结构)在扩散区15A上有选择地隔着栅绝缘膜29形成栅电极28。并且，使栅电极28正下方的扩散区15A的表面成为沟道区。
而且，测定目标节点NA经由接触孔66电连接到栅电极28。因此，在栅电极28正下方的扩散区15A上形成栅电容Cga而不是结电容Cja。其它结构与实施例15的测定电容形成部8T相同，故说明省略。
图59是示意表示本发明实施例16的CBCM用电路的REF电路的电路结构的说明图。图58也相当于图59的H-H截面的截面结构。
测定电容形成部9R(图59示出其平面结构)在扩散区15C有选择地隔着栅绝缘膜29形成栅电极。然后，测定目标节点NA经由接触孔66电连接到栅电极28。因此，在栅电极28正下方的扩散区15C上形成栅电容Cga而不是结电容Cja。其它结构与实施例15的测定电容形成部8R相同，故说明省略。
以下，就采用实施例16的CBCM用电路的电容值的测定方法进行说明。首先，进行采用TEST电路的测定。这里，栅电容Cga指单位面积的电容。其它电容与实施例15相同。
当选择信号SEL＝“0”时，在测定目标节点NA、NB之间形成耦合电容Cc，在扩散区15A上形成栅电容Cga，在扩散区15A、15B之间形成耦合电容Csti。并且，也形成构成电路的布线等的微电容α。因此，第一测试电容CT1可由下式(51)获得。
CT1＝Cc+Csti×LA+Cga×SA+α.....(51)由于在选择信号SEL＝“1”时测定目标节点NA、NB之间短路，不形成耦合电容Cc，只在扩散区15A与15B上分别形成栅电容Cga与结电容Cjb。并且，也形成构成电路的布线等的微电容β。因此，第二测试电容CT2可由下式(52)获得。
CT2＝Cga×SA+Cjb×SB+β.....(52)接着，进行采用REF电路的测定。
当选择信号ESL＝“0”时，与TEST电路时一样，形成耦合电容Cc、耦合电容Csti以及栅电容Cga。并且，也形成构成电路的布线等的微电容α。因此，第一基准电容CR1可由下式(53)获得。
CR1＝Cc+Csti×LC+Cga×SC+α.....(53)当选择信号SEL＝“1”时，与TEST电路时一样，形成栅电容Cga与结电容Cjb。并且，也形成构成电路的布线等的微电容β。因此，第二基准电容CR2可由下式(54)获得。
CR2＝Cga×SC+Cjb×SD+β.....(54)于是，与实施例10一样，通过求解式(51)～式(54)，能够高精度地获得扩散区15A、15B之间的耦合电容Csti。
如此，在实施例16中，通过对测定目标节点NA、NB的下方形成的扩散区的面积加以变更，能够求出耦合电容Csti。
另外，实施例15与实施例16中采用的扩散区15A与15C的周长LA、LC与扩散区15A～15D的面积SA～SD，可按照设计者的意图任意设定。
实施例17铜布线的完工形状依赖于布线的节距或周围的布线面积占有率，这是尽人皆知的，因为OPC(Optical Proximity Correction光学邻近校正)或CMP(Chemical Mechanical Polishing化学机械抛光)依赖于布线面积占有率。当布线的节距或布线面积占有率不同时，布线加工值的平均值改变，同时加工值的偏差也改变。
因此，即使在布线形成用掩模上布线宽度相同，也能在完工布线宽度的平均值上发现布线间隔的依赖性。而且，即使在上述掩模上布线间隔相同，也能在完工布线间隔(相邻布线间的间隔)的平均值上发现布线宽度的依赖性。布线电阻与布线宽度成正比。并且，对布线寄生电容加以控制的同层间布线电容(例如第一金属布线和相邻的第一金属布线之间的电容)，对布线间隔成反比。因此，测定TEG(Test Element Group)而求得的布线电阻或布线电容依赖于布线节距或布线面积占有率。
用LPE(Layout Parameter Extraction布局参数提取)工具，从布局图中提取由晶体管等有源元件和布线电阻、布线电容等无源元件构成的电路模拟用的电路信息(参数)时，有必要按照布局图画出的布线节距(即包含布线本身的布线间隔)或布线面积占有率，将用以计算布线电阻或布线电容的信息供给上述LPE(工具)。作为供给LPE的信息，必需要有的是布线结构，其中包括各布线节距和布线面积占有率的完工布线间隔。
提取这些布线结构的传统方法是将各布线节距与布线面积占有率分开进行布线结构的提�。云浣孛娼蠸EM(Scanning ElectronMicroscope扫描电子显微镜)照相，抽取各布线结构的尺寸(dimension)。但是，在从晶片上面观察布线时，布线宽度因部位不同而异，因此，不能从数量被限定的截面SEM照相中高精度地抽取平均布线宽度。例如，在第一金属层上可看到布线端周期性弯曲的、称为线路边缘粗糙(line edge roughness)的现象，布线宽度因布线的部位不同而异。为高精度地抽取布线宽度的平均值，需要多个截面SEM照片，非常困难。并且，能够从晶片上面观察并用SEM捕捉布线宽度，但由于布线端因SEM的测定条件而变化，因此，用SEM很难抽取用以给出在LPE中要求的精度的布线电容的布线宽度。
但是，传统技术中却没有抽取依赖于各布线节距或布线面积占有率的布线结构且再现布线电阻和布线电容等的、高精度的方法。以下所述的实施例17的布线特性的分析方法基于上述情况而提出，该方法考虑到布线电容和布线电阻的布线节距或布线面积占有率依赖性，可高精度地提取布线结构。
(布线特性的分析方法)图23所示的实施例6的布线特性的分析方法为准确获得绝缘隔离多层布线的绝缘层的膜厚与介电常数的估计值的方法。实施例17的分析方法中，除了测定布线电容外还测定布线电阻，该方法是可估计更准确的布线形状的布线特性的分析方法。
图60是表示成为实施例17的CBCM法的测定目标的测定电阻形成部的说明图。如图60所示，焊盘101、102之间设有布线电阻图案103，布线电阻图案103在中心部有电阻部分103R，其它区域由网状布线部103M构成。
布线电阻图案103是与图21所示的由节点N1所表示的布线(预定的布线)对应的布线电阻图案。该布线电阻图案103的布线电阻的测定采用现有的Kelvin法(四端子法)。
图61是详细表示电阻部分103R的说明图。如图61所示，电阻部分103R由测定用布线图案107与伪图案108、109构成。
测定用布线图案107具有比网状布线部103M的布线宽度窄很多的布线宽度，通过弯弯曲曲地呈波浪形状实现所需的布线长度。而且，测定用布线图案107与相邻的左右网状布线部103M电连接。由于通过使网状布线部103M的布线宽度形成为比测定用布线图案107的布线宽度宽很多，使网状布线部103M的电阻值与测定用布线图案107相比成为足够可忽略的值，且不作为电阻测定目标参与，能够提高测定用布线图案107的测定精度。
另一方面，形成的伪图案108、109相对于测定用布线107与布线电阻图案103成为浮置状态，伪图案108配置于测定用布线图案107的外围，伪图案109形成于测定用布线图案107的间隙。
这时，测定用布线图案107的作为测定电阻条件的布线长度W1、布线宽度WL、布线间隔WS以及布线膜厚WH设定为与在测定电容形成部2中所用的节点N1的布线相同。因此，在电阻测定中能够以与测定电容形成部2的节点N1等效的结构作为测定用布线图案107，能够进行适于测定电容形成部2的节点N1的布线的电阻测定。
图62是表示测定电容形成部2的伴随CMP工序的斑点状的伪图案的说明图。该CMP伪图案104是指在测定电容形成部2的布线图案的外围形成的伪图案。
图63是表示网状布线部103M的网状布线图案105的说明图。网状布线图案105的布线的面积率设定成与测定电容形成部2的CMP伪图案的面积率大致相同。例如，图62所示的CMP伪图案104的各斑点104p的形状为2×2(μm)的正方形，且以3.5μm的节距使面积率成为32％时，将网状布线图案105设为例如横6μm、纵4μm且以1μm的宽度的形状构成时布线的面积率为31％，从而，能够实现同样的面积率，可进行更高精度的布线电阻的测定。
而且，形成与实施例6的图20所示的测定电容形成部2的节点N21～N25布线对应的第一～第五辅助电阻图案。与这些第一～第五辅助电阻图案的布线电阻图案103对应的位置关系，与节点N1相对的节点N21～N25的位置关系相等。于是，第一～第五辅助电阻图案分别以等效于节点N21～N25的布线的形状形成。
这样，由布线电阻图案103、第一～第五辅助电阻图案形成的测定电阻形成部，将布线相关的诸条件与测定电容形成部2相同地形成，从而，能够使两个形成部之间的布线与绝缘膜的膜厚紧密地相一致。并且，能够减少测定电阻形成部的电阻部分103R以外寄生的电阻，且能提高电阻测定精度。另外，在未设第一～第五辅助电阻图案时，电阻测定精度会下降一点，但只要至少含有与节点N1的布线和测定电阻条件相同结构的布线电阻图案103，就能发挥出可作为测定电阻形成部的功能。
图64是表示实施例17的布线特性的分析方法的流程图。另外，图21所示的测定电容形成部2是采用图20所示的实施例6的CBCM电路进行电容测定。
参照图64，在步骤S21中设定布线特性，其中包括节点N1、节点N21～N25的布线形状(包括不同布线间的布线间距离)、节点N1、节点N21之间等的上下布线层之间的绝缘层67的膜厚、绝缘层67的介电常数以及布线膜厚。另外，图21中概括表示绝缘层67，但通常为在布线层之间形成设置不同绝缘层的多层结构，且其有效介电常数因绝缘层67的形成高度而不同。
在步骤S22中，通过以在步骤S21设定的布线特性的内容执行预定的模拟，以非实际测量的方式求出节点N1和节点N21～N25之间的耦合电容Cc1～Cc5与节点N1的布线电阻。
一方面，在步骤S23中，采用以图21所示的多层布线结构为测定电容形成部2的实施例6的CBCM用电路，如实施例6的说明，以实际测量的方式求出耦合电容Cc1～Cc5。
另一方面，在步骤S24中，采用现有的Kelvin法(四端子法)实际测量图60所示的布线电阻图案103的电阻值。
而且，在步骤S25中，对从步骤S22中获得的耦合电容Cc1～Cc5的模拟值和从步骤S23中获得的耦合电容Cc1～Cc5的实际测量值进行比较(第一比较)，同时对步骤S22中获得的布线电阻的模拟值和步骤S24中获得的布线电阻的实际测量值进行比较(第二比较)。
若步骤S25的第一与第二比较结果均一致，则判断为步骤S21的设定正确并结束处理，若不一致则转到步骤S26。
在步骤S26中，对上下布线层之间的绝缘层67的膜厚与介电常数、布线膜厚等布线特性加以变更，在步骤S21中进行再设定。
然后，重复步骤S21、S22、S25、S26，直至在步骤S25中检出一致为止。另外，步骤S23、S24中进行一次的实际测量即可。
因此，在步骤S25中检出一致时，在绝缘层67的膜厚与介电常数外还能准确地获得节点N1的布线的布线膜厚的估计值。结果，能够进行高精度的布线特性的分析。
如此，在实施例13的布线特性的分析方法中，能够进行包括布线膜厚在内的布线特性的高精度的分析。
图65是表示一例图64的步骤26的变更处理的流程图。以下，参照该图说明其预定的步骤。
在步骤S31中，制作结合了实验计划表的一种的Box-Benhnkendesign(BBD)和Central Composite Factoral(CCF)design以及原点(所有要素为基准0)的实验计划表。
基准可以为{-1，0，1}的3基准、{-2，-1，0，1，2}的5基准或{-3，-2，-1，0，1，2，3}的7基准。基准数并无限定。基准0为设计值，通常是记载于设计样品手册的值。各基准表示与设计值的偏差。符号表示与设计值的偏差是向增大的方向偏移还是向减小的方向偏移。例如，在5基准{-2，-1，0，1，2}中，假设1代表基准的变动率为5％，则-2相当于-10％、-1相当于-5％、0相当于0％、+1相当于+5％、+2相当于+10％。
图66是表示布线结构的截面的说明图。如图66所示，在下部电极117上依次形成绝缘膜116～111，在绝缘膜111上形成上部电极120。布线层118在绝缘113内以布线宽度上部宽于下部的锥状形成。布线层118的上部与绝缘膜112相接。
可变金属层119以覆盖布线层118的侧面与底面的方式形成于绝缘膜113与114内。可变金属层119的上面与绝缘膜112相接，底面与绝缘膜115相接。
在这种结构中，要素V1～V10被确定如下。绝缘膜V1绝缘膜111的膜厚、绝缘膜V2绝缘膜112的膜厚、绝缘膜V3绝缘膜113的膜厚、绝缘膜V4绝缘膜114的膜厚、绝缘膜V5绝缘膜115的膜厚、绝缘膜V6绝缘膜116的膜厚、布线宽度V7布线层118的布线宽度、布线间隔V8布线层118和118的上部之间的间隔、可变金属膜厚V9可变金属层119的膜厚、锥角V10从布线层118的底面延伸到上面的布线层118侧面的角度。
如此，表现布线结构的要素以布线宽度、布线间隔、布线膜厚为主，还有布线的锥角、可变金属层膜厚或各绝缘膜厚或介电常数。这里，作为一例，介电常数采用固定值；除此之外，如上所述，将各要素表示为V1～V10。
接着，移到求出步骤S32进行寄生电容与寄生电阻的处理。在步骤S32中，按照实验计划表改变图66所示的10个要素V1～V10。以下，对此进行详细说明。
图67是表示按照3基准、10要素的Box-Behnken design的实验计划表的说明图。图67所示的实验计划表在步骤S32中采用。
设1个基准的变动率为10％，例如在图67的实验计划表所示的布线结构1中，要素V1和V2为从设计值偏离-10％的厚度，要素V3、V4、V6、V8、V9、V10为原设计值，要素V5和V7为从设计值偏离-10％的厚度。按照实验计划表作成各布线结构，例如用磁场模拟来计算与该结构对应的寄生电容和寄生电阻。
接着，在步骤S33中，以各布线结构要素为变量，求出提供寄生电容和寄生电阻的响应面函数(Response Surface FunctionRSF)。例如，由二次多项式表示响应面函数时，可得下式(55)。
RSF=a0+Σi=1n(aixi+aijxi2)+Σi<jn(aijxixj)------(55)]]>式中，a0、..、ai、....、aij、..为响应面函数的系数，Xi为以设计值归一化的要素。因此，xi的变动范围为从-1到+1。并且，例如在求出布线电容的响应面函数时，在归一化要素的过程中，层间绝缘膜的与图66所示的层间绝缘膜的膜厚V1、V2、V5、V6相关联的要素和与布线间隔相关联的要素V8采用归一化值的倒数。换言之，假设各设计值为D1、D2、D5、D6、D8，则x1＝D1/V1、x2＝D2/V2、x5＝D5/V5、x6＝D6/V6、x8＝D8/V8。
这是由于布线电容对电极间的距离成反比的缘故。另一方面，在与形成布线的绝缘膜相关的要素V3、V4进行普通的归一化。换言之，假设设计值分别为D3、D4，则x3＝V3/D3、x4＝V4/D4。这是由于同层间的布线电容正比于布线膜厚(＝V3+V4)的缘故。
其它要素的归一化可以为任意方式。经验显示与将全部的要素确定为正常归一化的场合相比，以该归一化的方法确定要素时RSF的精度高。并且，求出布线电阻的响应面函数时，可采用与之不同的归一化。
RSF系数a对应于各布线结构抽取，以再现布线电容或布线电阻的模拟值。抽取算法为通常使用的方法，例如使用非线性最小二乘法(Modified Levenberg-Marquardt法)。
接着，在步骤S34中，对应于各布线结构，向布线电阻和布线电容的响应面函数RSF的左边供给按照CBCM法的布线电容的实际测量值D16和按照四端子法的布线电阻的实际测量值D17，探测同时满足两者的布线结构V1～V10。在步骤S34中的非破坏，与从布线结构的截面SEM照片中抽取布线的各膜厚或布线宽度或布线间隔或可变金属的膜厚或布线的锥角等情形不同，是指在不割开晶片的条件下从布线电阻和布线电容提取布线结构。
作为探测引擎可使用周知的最佳算法，例如使用模拟退火(Simulated Annealing)或遗传算法(Genetic Algorithm)。
而且，在步骤S35中，一并抽取同时满足布线电阻值和布线电容值的布线结构要素V1～V10。
在上述实施例中，示出某一布线层的一种图案(布线宽度和布线间隔的组合)的结构探测，但一个布线层中有多种图案，且它对应于多个布线层存在时，可一并对多种图案进行布线结构探测。
(一并抽取布线电阻和布线电容的优点)图68是表示邻接布线的模型的说明图。如图68所示，两条金属布线121、122以布线间隔WS形成。金属布线122的布线电阻R，在设布线宽度为WL、布线间隔为WS、布线膜厚为WH、布线长度(向里面的方向)为W1、电阻率ρ，可满足下式(56)。
R=ρWL×WHW1-----(56)]]>由式(56)可知，布线结构要素中布线电阻R与布线宽度WL和布线膜厚WH成正比，因此反应灵敏。
另一方面，布线寄生电容中可控制的同层间布线电容C，若设介电常数为ε，则可满足下式(57)。
C=ϵWH×W1WS-------(57)]]>由式(57)可知，布线电容C正比于布线膜厚WH，反比于布线间隔WS，因此反应灵敏。
布线电容C的只与布线结构要素WL、WH、WS中的布线宽度WL无反应，这使布线宽度WL的抽取精度变差。这意味着采用只从布线电容抽取的布线结构计算布线电阻时，再现实际测量的布线电阻的精度变低。
另一方面，布线电阻对布线间隔WS无反应，这使布线间隔WS的抽取精度变差。这意味着采用从布线电阻抽取的布线结构计算布线电容时，再现实际测量的布线电容的精度变低。
因此，为高精度地抽取全部的布线结构要素WL、WH、WS时，最好在同时满足布线电阻和布线电容的条件下一并抽取布线结构要素。
在上述实施例17中，采用SOI(Silicon On Insulator硅-绝缘体)衬底、SON(Silicon On Nothing硅-空隙)衬底、GaN衬底、GaAs衬底、InP衬底等化合物半导体衬底取代硅衬底，也能适用抽取可高精度再现实际测量的布线电容和布线电阻的布线结构的方法。
实施例18(前提)随着半导体元件的精细化，电路模拟器之一SPICE(SimulationProgram for with Intergrated Circuit Emphasis)中所用的SPICE参数的AC验证精度由于种种妨碍因素而变差。关于妨碍因素不可举出晶体管以外的寄生电容的增加(第一妨碍因素)，因晶体管形状(活性区、栅极、接触部形状等)与理想值的偏差(包括掩模的错位)而导致的误差原因的增大(第二妨碍因素)等。
标准单元中所占的布线电容(多层布线间电容、接触部-多层布线间电容、接触部-栅极间电容)的比例非常大。
例如在90nm的技术代，也依赖于单元的驱动能力，所占比例为20～50％。
并且，对于晶体管的形状，正确的作法是必须以截面SEM进行观察，却存在需破坏晶片且分析上需时间的难点。
在SPICE参数的AC验证中，一般通过采用环形振荡器验证其振荡频率等来进行。作为环形振荡器的负载有(A)驱动单元漏极结电容、(B)连接驱动单元漏极和负载单元栅极的布线电容(多层布线间电容、接触部-多层布线间电容、接触部-栅极间电容)以及(C)负载单元栅电容等三种寄生电容，但(B)的寄生电容对应于上述第一妨碍因素，(A)、(C)的寄生电容对应于上述第二妨碍因素。即使不将(A)、(B)、(C)这三种寄生电容分离后进行测定，只要掌握(A)、(B)、(C)的总电容中的模型(SPICE/LPE(LayoutParameter Extraction))和实际测量值的偏移量的信息，就能基于该信息高精度地进行SPICE参数的AC验证。
(实施例18的CBCM用电路)图69是表示本发明实施例18的CBCM用电路的电路图。如图69所示，实施例18的CBCM用电路在PMOS晶体管MP2和NMOS晶体管MN2的漏极之间的端子P1上连接了构成环形振荡器的环形负载部150。
环形负载部150由第一反相器和第二反相器构成。该第一反相器由PMOS晶体管MP5与NMOS晶体管MN5构成，该第二反相器由PMOS晶体管MP6与NMOS晶体管MN6构成。
PMOS晶体管MP5的源极与栅极连接到焊盘151，NMOS晶体管MN5的源极与栅极连接到焊盘55。PMOS晶体管MP5与NMOS晶体管MN5的漏极之间的端子P11连接到PMOS晶体管MP6与NMOS晶体管MN6的公共栅极端子即端子P12，PMOS晶体管MP6的源极连接到焊盘151，NMOS晶体管MN6的源极连接到焊盘55。焊盘151被供给电位NW(固定于电源电位Vdd)。并且，也可用焊盘51取代焊盘151。
另外，由于PMOS晶体管MP1与MP2、NMOS晶体管MN1与MN2，以及焊盘51～56、电流计61、62等与图1所示的实施例1的CBCM用电路相同，说明省略。并且，端子P3附带与实施例1同样的伪电容(图69中未作图示)。
并且，由于环形负载部150为测定上述三个寄生电容(A)、(B)、(C)而形成，不会作成由实际的环形振荡器设置奇数级的反相器的、将最后级反相器的输出反馈给最前级反相器的输入端等的电路结构。
在该结构中，构成前级反相器(第一反相器)的PMOS晶体管MP5的栅极经由焊盘151被固定为电源电位Vdd，NMOS晶体管MN5的栅极经由焊盘55被固定为接地电位。
因此，流过NMOS晶体管MN5电流IN5除了漏电流外不会流过，实质上可看作“0”。
另一方面，传统上一直采用将PMOS晶体管MP5与NMOS晶体管MN5的栅极连接在一起，以浮动状态形成环形负载部的驱动部的方式，因此，在用CBCM法的电容测定期间，当电位NW上升至电源电位Vdd时，通过PMOS晶体管MP5与NMOS晶体管MN5的栅源间电容，栅电位瞬态地随之上升，结果出现的问题是PMOS晶体管MP5与NMOS晶体管MN5的栅极端子成为中间电位，在NMOS晶体管MN5上流过非“0”的电流IN5。
但是，在实施例18中，如上所述，NMOS晶体管MN5中流过的电流IN5实质上为“0”，因此解决了上述问题。
因此，用CBCM法能够高精度地检出环形负载部150所附带的寄生电容，也就是环形负载部150中的PMOS晶体管MP5与NMOS晶体管MN5的漏极结电容(驱动侧漏极结电容)、端子P11、P12之间的布线电容(连接驱动侧漏极和负载侧栅极的布线电容)以及PMOS晶体管MP6与NMOS晶体管MN6的栅电容(负载侧的栅电容)等的总和，结果，能够进行高精度的SPICE参数的AC验证。
图70是表示实现图69所示的CBCM用电路的布局结构的说明图。如图70所示，在环形负载部150中，PMOS晶体管MP5与MP6形成于N阱区130内，NMOS晶体管MN5与MN6形成于P阱区129内。
PMOS晶体管MP5由形成于N阱区130内的P型活性区131与栅电极区133构成。而且，PMOS晶体管MP5的源极与栅电极区133经由接触孔146与147共同电连接到第一层布线区135，漏极经由接触孔146连接到第一层布线区136。第一层布线区136经由接触孔148电连接到第二层布线区139。
PMO晶体管MP6由形成于N阱区130内的P型活性区131与栅电极区134构成。而且，PMOS晶体管MP6的源极经由接触孔146电连接到第一层布线区135，栅电极区134经由接触孔147电连接到第一层布线区136，漏极经由接触孔146电连接到第层布线区137。
NMOS晶体管MN5由形成于P阱区129内的N型活性区132与栅电极区133构成。而且，NMOS晶体管MN5的源极与栅电极区133经由接触孔146与147共同电连接到第一层布线区138，漏极经由接触孔146电连接到第一层布线区136。
NMOS晶体管MN6由形成于P阱区129内的N型活性区132与栅电极区134构成。而且，NMOS晶体管MN6的源极经由接触孔146电连接到第一层布线区138，栅电极区134与PMOS晶体管MP6共有，且漏极经由接触孔146电连接到第一层布线区137。
另一方面，PMOS晶体管MP2形成于N阱区130内，由P型活性区131与栅电极区133构成，源极经由接触孔146电连接到第一层布线区140，漏极经由接触孔146电连接到第一层布线区142。
NMOS晶体管MN2形成于P阱区129内，由N型活性区132与栅电极区133构成，源极经由接触孔146电连接到第一层布线区141，漏极经由接触孔146电连接到第一层布线区142。而且，第一层布线区142经由接触孔148电连接到第二层布线区139。
另外，PMOS晶体管MP1与NMOS晶体管MN1的布局结构基本上与PMOS晶体管MP2与NMOS晶体管MN2相同，第一层布线区140b～142b与第二层布线区139b是对应于第一层布线区140～142与第二层布线区139的布线。并且，图70中省略了PMOS晶体管MP1和MP2的栅极被共同连接的结构和NMOS晶体管MN1和MN2的栅极被共同连接的结构。
并且，将与PMOS晶体管MP5与MP6以及NMOS晶体管MN5与MN6等效的布局结构(图70中省略了图示)，不在PMOS晶体管MP1和NMOS晶体管MN1的第二层布线区139b侧与第二层布线区139b电连接，而是形成为伪图案，从而，能够使端子P3侧附带与端子P1侧相同内容的伪寄生电容。
通过采用这样的布局结构，能够实现图69所示的CBCM用电路。该布局结构不同于共有PMOS晶体管MP5和NMOS晶体管MN5的栅极的传统的布局结构，通过将栅极结构加以隔离来实现。换言之，这可以在上述传统的布局结构中，通过改变PMOS晶体管MP5和NMOS晶体管MN5的栅极结构及其相关连的接触孔的形成位置来实现。
而且，在连接环形振荡器的第一与第二反相器之间的布线(相当于图69的布线部分L12或图70的第一层布线区136)较长时，通过在同一芯片上装入可在端子P11和P12之间插入布线电阻用的TEG的布线形状表征(抽取)功能作为CBCM用电路，得到能够将LPE的精度在理论上达到“0”的效果。
(其它)在上述的实施例10等中，用SiC衬底、SON(Silicon On Nothing)衬底、GaN衬底、GaAs衬底、InP衬底等半导体衬底取代硅衬底10，也能同样地测定耦合电容Csti等。
并且，作为构成CBCM用电路的晶体管示出了MOS晶体管，但只要具有开关功能的元件就可随意代替，不管材料等如何。例如可以用形成为碳纳米管的晶体管。而且，作为元件隔离区采用了STI区，但也可以用根据LOCOS等其它元件隔离法来形成元件隔离区。本发明能够与元件隔离结构的种类无关地测定间隔元件隔离区而寄生的电容。
并且，上述的实施例中，作为由STI隔离的活性区示出了扩散区，但该扩散区可以采用N型杂质扩散区(与界面上有无PN结形成无关)和P型杂质扩散区(与界面上有无PN结形成无关)中的任一种。并且，作为活性区可以不形成杂质扩散区。而且，在杂质扩散区上有金属硅化物(NiSi2、CoSi2、TiSi2、PtSi2、MoSi2、ZrSi2等)形成与否，均不影响本发明的效果。
权利要求
1.一种电容值测定用电路，其中设有第一～第三端子，对供给所述第一端子的第一电流加以检测的第一电流检测部，对从所述第二端子感应的第二电流加以检测的第二电流检测部，以及对供给所述第三端子的第三电流加以检测的第三电流检测部；所述第一端子附带第一电容，所述第一电容包含成为测定目标的第一与第二电容成分和测定目标外的目标外电容成分，所述第三端子附带伪电容，所述伪电容表示与所述目标外电容成分相同的电容值；为了使所述第一端子附带所述第一电容成分，还设有在所述第一端子和所述第二端子之间设置的测定电容形成部，所述测定电容形成部与所述第一～第三端子和所述第一～第三电流检测部共同构成电容值测定部。
2.如权利要求1所述的电容值测定用电路，其特征在于所述第一～第三电流检测部含有至少一个晶体管；所述至少一个晶体管包含具有比构成逻辑电路的标准晶体管更不易产生漏电流的晶体管特性的晶体管。
3.如权利要求1所述的电容值测定用电路，其特征在于所述第一～第三电流检测部含有第一导电型的至少一个晶体管；所述至少一个晶体管形成于第二导电型的阱区内；所述阱区有选择地形成于第一导电型的底层区域的上层部。
4.如权利要求1所述的电容值测定用电路，其特征在于所述第一～第三电流检测部含有导电型相互不同的第一与第二晶体管；所述第一与第二晶体管形成于设有在埋入绝缘层及在其上部形成的半导体层的SOI衬底的所述半导体层上，由延伸到所述埋入绝缘层的元件隔离区来相互绝缘隔离。
5.如权利要求1所述的电容值测定用电路，其特征在于所述电容值测定部包含第一与第二电路；所述第一与第二电路分别设有所述第一～第三端子与所述第一～第三电流检测部；所述第一与第二电路分别设有相互不同的第一与第二测定电容形成部作为各自的所述测定电容形成部；所述第一电容成分包含第一与第二部分电容成分；所述第一测定电容形成部实质上包含所述第一与第二部分电容成分，所述第二测定电容形成部实质上只包含所述第二部分电容成分。
6.如权利要求5所述的电容值测定用电路，其特征在于所述第一与第二测定电容形成部分别设有第一与第二测定用晶体管；所述第一与第二测定用晶体管分别设有栅电极和一对电极区，所述栅电极电连接到所述第二端子，所述一对电极区中的一个经由接触孔电连接到与所述第一端子电连接的布线层；所述第一部分电容成分包括所述接触孔和所述栅电极之间形成的耦合电容，所述第二部分电容成分包括所述栅电极和所述布线层之间形成的耦合电容；在所述第一测定用晶体管中的所述接触孔的从所述栅电极开始的距离设定为使所述第一部分电容成分成为有效的长度，在所述第二测定用晶体管中的所述接触孔的从所述栅电极开始的距离设定为使所述第一部分电容成分成为无效的长度。
7.如权利要求5所述的电容值测定用电路，其特征在于所述第一与第二测定电容形成部各自设有第一与第二测定用晶体管；所述第一与第二测定用晶体管分别设有栅电极和第一与第二电极区，所述第一与第二电极区经由第一与第二接触孔电连接到第一与第二布线层，所述第一与第二布线层电连接到第一与第二端子；所述第一部分电容成分包括所述第一与第二接触孔之间形成的耦合电容，所述第二部分电容成分包括所述第一、第二电极区之间形成的耦合电容；在所述第一测定用晶体管中的所述第一与第二接触孔形成得使所述第一部分电容成分成为有效，在所述第二测定用晶体管中的所述第一与第二接触孔中的至少一个形成得使所述第一部分电容成分成为零。
8.一种电容值测定用电路，其中设有第一端子，预定数的第二端子，对供给所述第一端子的第一电流加以检测的第一电流检测部，以及对来自公共信号线的第二电流加以检测的第二电流检测部；所述第一端子附带第一电容，所述第一电容含有第一与第二电容成分，所述第一电容成分含有预定数的第一电容成分；为了附带所述第一电容成分，还在所述第一端子和所述预定数的第二端子之间设置测定电容形成部，所述测定电容形成部在所述第一端子和所述预定数的第二端子之间设置所述预定数的第一电容成分；还设有这样的选择部，基于小于所述预定数的位数的外部信号选择所述预定数的第二端子中的任一个作为选择端子，将从该选择端子感应的所述第二电流传送到所述公共信号线。
9.如权利要求8所述的电容值测定用电路，其特征在于所述选择部包括使所述外部信号中的1位串行输入的多个闩锁部和基于所述多个闩锁部的锁定数据来选择所述多个第二端子的端子选择部。
10.一种电容值测定用电路，其中设有第一与第二端子，对供给所述第一端子的供给电流加以检测的电流检测部，设定为将所述第二端子连接到固定电位的第一状态和使所述第一、第二端子之间短路的第二状态中的任一状态的端子状态切换部，以及在所述第一、第二端子之间设有包括含有第一与第二电容成分的测定电容的测定电容形成部；所述测定电容形成部与所述第一与第二端子、所述电流检测部以及所述端子状态切换部共同构成电容值测定部。
11.如权利要求10所述的电容值测定用电路，其特征在于所述电容值测定部包括第一与第二电路；所述第一与第二电路分别设有所述第一与第二端子、所述电流检测部以及所述端子状态切换部；所述第一与第二电路设有相互不同的第一与第二测定电容形成部作为所述测定电容形成部。
12.如权利要求11所述的电容值测定用电路，其特征在于所述测定电容包含成为测定目标之外的目标外电容成分；所述第一与第二测定电容形成部为能够基于由所述第一与第二电路的所述第一与第二状态时获得的四个所述供给电流的值，在去掉所述目标外电容成分后测定所述第一与第二电容成分而形成。
13.如权利要求12所述的电容值测定用电路，其特征在于所述测定电容包含成为测定对象的第三电容成分；所述第一与第二测定电容形成部为能够基于由所述第一与第二电路的所述第一与第二状态时获得的四个所述供给电流的值，在去掉所述目标外电容成分后测定所述第一～第三电容成分中的至少一个而形成。
14.如权利要求13所述的电容值测定用电路，其特征在于所述第一测定电容形成部包括第一半导体衬底以及与所述第一与第二端子电连接的第一与第二电极；设有在所述第一半导体衬底的表面内的预定区域有选择地形成的第一与第二活性区，所述第一与第二活性区与所述第一与第二电极电连接；含有将所述第一、第二活性区之间绝缘隔离的隔离区；所述第二测定电容形成部包括，与所述第一半导体衬底等效的半导体衬底，以及在与所述第二半导体衬底的表面内的至少在对应于所述预定区域的区域上形成的绝缘区；所述第一与第二电容成分之一含有所述第一与第二电极之间形成的耦合电容；所述第三电容成分包括由所述第一、第二活性区和它们之间的隔离区形成的耦合电容。
15.如权利要求14所述的电容值测定用电路，其特征在于所述第一测定电容形成部在所述第一半导体衬底的所述预定区域外的表面内设有与所述第一与第二活性区等效的伪活性区。
16.如权利要求14所述的电容值测定用电路，其特征在于所述第一与第二半导体衬底包括设有在埋入绝缘层及其上部形成的半导体层的SOI衬底，所述第一测定电容形成部的所述第一与第二活性区形成于所述半导体层的表面内，所述第二测定电容形成部的所述绝缘区形成于所述半导体层的表面内。
17.如权利要求16所述的电容值测定用电路，其特征在于所述隔离区含有从所述半导体层的表面延伸到所述埋入绝缘层的隔离区，所述第一与第二活性区之间由所述埋入绝缘层与所述隔离区完全隔离。
18.如权利要求17所述的电容值测定用电路，其特征在于所述第一与第二活性区包括从所述半导体层表面延伸到所述绝缘层的活性区。
19.如权利要求14所述的电容值测定用电路，其特征在于所述第一与第二电极分别设有包括多个齿部分的梳形结构，所述第一与第二电极的所述多个齿部分交互地以预定间隔交叉地配置；所述第一与第二活性区包括隔着所述隔离区交互地形成的多个第一与第二活性区，所述第一与第二活性区经由接触孔分别电连接到所述第一与第二电极各自的多个齿部分。
20.如权利要求13所述的电容值测定用电路，其特征在于所述第一与第二测定电容形成部分别包括，半导体衬底，与所述第一与第二端子电连接的第一与第二布线层，以及在所述半导体衬底表面内的预定区域上有选择地形成的第一与第二活性区，所述第一活性区通过所述第一布线层受电场影响，所述第二活性区经由接触孔电连接到所述第二布线层；还包括将所述第一、第二活性区之间绝缘隔离的隔离区；所述第三电容成分包括由所述第一、第二活性区和它们之间的所述隔离区而形成的耦合电容；在所述第一与第二测定电容形成部之间使用不同面积的所述第一活性区。
21.如权利要求20所述的电容值测定用电路，其特征在于所述第一与第二测定电容形成部各自的所述第一活性区经由接触孔电连接到所述第一布线层。
22.如权利要求20所述的电容值测定用电路，其特征在于所述第一与第二测定电容形成部分别包括，在所述第一活性区上形成的栅绝缘膜、在所述栅绝缘膜上形成的栅电极、以及用以电连接所述栅电极和所述第一布线层的接触孔。
23.一种电容值测定用电路，其中设有第一与第二端子，第一与第二焊盘，对供给所述第一端子的第一电流加以检测的第一电流检测部，对供给所述第二端子的第二电流加以检测的第二电流检测部，以及与所述第一端子电连接的环形负载部；所述环形负载部包含按第一、第二的顺序串联的第一与第二反相器；所述第一反相器包含，其一个电极与控制电极共同电连接到所述第一焊盘的第一导电型的第一晶体管，以及其一个电极与控制电极共同电连接到所述第二焊盘的第二导电型的第二晶体管；所述第一与第二晶体管的控制电极相互电隔离，且所述第一与第二晶体管的另一电极共同电连接到所述第一端子。
24.一种采用如权利要求8或权利要求10所述的电容值测定用电路的布线特性的分析方法，其特征在于包括如下步骤(a)设定布线特性的步骤，该布线特性包括隔着绝缘层形成为多层的多层布线结构的布线层之间的绝缘层的膜厚及其介电常数；(b)基于在所述步骤(a)中设定的所述布线特性以非实际测量的方式求出预定电容的步骤，所述预定电容至少包含所述第一与第二电容成分中的一个；(c)用所述测定电容形成部中包含所述多层布线结构的所述电容值测定用电路以实际测量的方式求出所述预定电容的步骤；以及(d)边适当变更所述布线特性边重复执行步骤(b)，直到在所述步骤(b)、(c)中得到的所述预定电容值一致为止，最终分析出一致的所述布线特性作为估计值的步骤。
25.一种采用如权利要求8所述的电容值测定用电路的布线特性的分析方法，其特征在于包括如下步骤(a)设定布线特性的步骤，该布线特性包括由隔着绝缘层形成的多层布线层构成的多层布线结构的所述多层布线层之间的绝缘层的膜厚及其介电常数以及所述多层布线层中的预定布线层的膜厚；(b)基于在所述步骤(a)中设定的所述布线特性以非实际测量的方式求出所述预定布线层所附带的预定电容与所述预定布线层的布线电阻即预定电阻的步骤，所述预定电容包含所述第一电容成分；(c)用所述测定电容形成部中包含所述多层布线结构的所述电容值测定用电路以实际测量的方式求出所述预定电容的步骤；(d)用与所述测定电容形成部分开设置的、包含具有测定电阻条件与所述预定布线层相同的结构的布线电阻图案的测定电阻形成部，以实际测量的方式求出所述预定电阻的步骤；以及(e)边适当变更所述布线特性边重复执行步骤(b)，直到满足在所述步骤(b)、(c)中获得的所述预定电容的电容值一致的第一条件和在所述步骤(b)、(d)中得到的所述预定电阻的电阻值一致的第二条件为止，最终分析出一致的所述布线特性作为估计值的步骤。
26.如权利要求25所述的布线特性的分析方法，其特征在于所述多层布线结构包含形成于所述预定布线层相同的层上的、不作为布线的伪图案；所述布线电阻图案包括不参与作为电阻测定目标的电阻部分和电阻测定的网状布线部，所述网状布线部具有与所述伪图案大致相同的面积占有率。
27.如权利要求25所述的布线特性的分析方法，其特征在于所述步骤(e)包括一并提取同时满足所述第一与第二条件的所述布线特性的处理。
28.如权利要求25至权利要求27中的任一项所述的布线特性的分析方法，其特征在于所述测定电阻条件包括布线宽、布线长、布线间隔以及布线膜厚。
全文摘要
本发明的电容值测定用电路中，PMOS晶体管(MP2)和NMOS晶体管(MN2)的漏极之间的端子(P2)与节点(N1)电连接，在节点(N1)和节点(N2)之间作为测定电容形成部形成了耦合电容(Cc)。节点(N2)经由端子(P2)与NOMS晶体管(MN3)连接到焊盘(58)，在POMS晶体管(MP1)和NMOS晶体管(MN1)的漏极之间的端子(P3)与节点(N3)相连。在节点(N3)上设置基准电容(Cref)作为伪电容。通过电流计(61)与电流计(62)分别测定从电源分别供给节点(N3)与节点(N1)的电流(Ir)与电流(It)，且通过电流计(63)测定从节点(N2)感应的流入接地电平的电流(Im)。从而，得到可将测定目标的电容成分分离后进行测定的CBCM用电路。
文档编号G01R27/02GK1517716SQ20041000332
公开日2004年8月4日 申请日期2004年1月20日 优先权日2003年1月21日
发明者国清辰也, 渡边哲也, 金本俊几, 山下恭司, 也, 几, 司 申请人:株式会社瑞萨科技, 松下电器产业株式会社
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