专利名称：一种基于fpga的船用雷达恒虚警处理方法
技术领域：
本发明涉及一种船用雷达恒虚警处理方法，尤其是涉及一种基于FPGA的船用雷达恒虚警处理方法。
背景技术：
船用雷达是现代海上船舶导航系统的必备设备之一。船用雷达早已实现数字化，早期的数字雷达限于器件工艺水平，导致数据处理的实时性低，以及许多恒虚警处理算法不能够实现。而随着数字集成电路的快速发展，衍生出了 FPGA这种能够进行高速数字信号处理的可编程逻辑器件，使得雷达对回波信号进行实时性、高效性处理成为了可能，也使得许多复杂信号处理算法得以在工程中实现，同时降低了开发成本。现在常用的船用雷达恒虚警处理方法较为单一，主要是通过近似公式来确定恒虚警率的。采用这样方法的缺点是运算中包含大量的对数、开方、乘法、除法等运算，这些运算在FPGA的实现过程中需要消耗大量的逻辑资源；另外，单一的恒虚警处理方法很难描述现实环境中的恒虚警情况。
发明内容
本发明所要解决的技术问题是提供一种基于FPGA的硬件逻辑结构简单、实时性高、抗干扰性能好的船用雷达恒虚警处理方法，该方法能有效抑制船用雷达的雨雪杂波等干扰。本发明解决上述技术问题所采用的技术方案为一种基于FPGA的船用雷达恒虚警处理方法，具体步骤如下SI :定义如下参数—个回波周期数据包中的采样点数为IV采样点数据的位宽为Wtl;对当前回波周期和相邻的前Ii1-I个连续回波周期间进行脉冲积累处理所需采样点个数为H1 ;恒虚警处理中需要单个回波周期数据包内的n2个采样点作为参考单元，n2为偶数，恒虚警处理中的门限因子α、β ;S2 :恒虚警�？椋糜诮邮盏诙龀寤勰？榇涔吹氖莅泻阈榫恚欢曰夭ㄊ莅麯Si利用公式(I)在恒虚警�？橹薪写恚币桓龌夭ㄖ芷谑莅麯Si处理完成后，就得到经过了恒虚警算法处理后的回波数据包DWi ；公式(I)如下
「 Γα"2,2 B η-αI I DWi {(f) = MAX < DSi {q + n2 / 2) — —DS1 (cj[ + p — I) --DS1 {<] + n2 / 2 + m) , 01,q=l, 2, . . . , nQ-n^l-ria其中DWi (q)是经过恒虚警处理后的第i个回波周期数据包DWi中的第q个采样点数据，DSJqhDSi (q+Ι)、…、DSi (q+n2/2_l)和 DSi (q+n2/2+l)'DSi (q+n2/2+2)、-,DSi (q+n2)代表恒虚警处理的参考单元，MAX{}表示取两个值中的最大值。作为优�。阈榫？榘ㄓ蒆2个寄存器马 A52串联组成的具有流水线结构的第一寄存器组、n2/2个加法器组成的第一加法器组、n2/2-l个加法器组成的第二加法器组、第一除法器、第二除法器、第一减法器和第一比较器，其中单个寄存器的位宽为Wtl;所述的第一寄存器组与第一加法器组和第二加法器组连接，所述的第一除法器与第一加法器组相连接，所述的第二除法器与第二加法器组相连接，所述的第一减法器与第一除法器、第二除法器、第一寄存器组相连接。把第一寄存器组中D1的输入DSi (q+n2)和A A2 u的输出DSi (q+n2_l)、DSi (q+n2_2)、…、DSi (q+n2/2-l)共n2/2个米样点输入到第一加法器组中,Av.2+1 的输出DSi (q+n2/2+l)、DS^q+n^-l) ,DSi (q+n2/2-2)、.'DSi(Q)总共n2_l个采样点输入到第二加法器组中，并把第一加法器组的输出作为被除数输入到第一除法器，把第二加法器组的输出作为被除数输入到第二除法器，第一除法器的除数为η2/ α，第二除法器的除数为η2/ β，然后再把第二寄存器组中化2/2的输出DSi(q+n2/2)作为被减数输入到第一减法器,把第一除法器的输出和第二除法器的输出作为减数输入到第一减法器，再把第一减法器的输出输入到第一比较器中 与O进行比较，最后输出较大值，这样第一比较器的输出就是DWi(Ci)。本发明的有益效果为基于FPGA搭建恒虚警处理算法平台，使得本发明能够很好的抑制回波信号中的雨雪杂波干扰信号；其优点是采用FPGA这种实现方式，即使得数据处理速度达到lOOM/s，有效的提高了数据处理的实时性，又提高了本发明的可重构性和普适性，能够适应各种不同的环境。
图I是本发明实施例的对船用雷达的回波数据进行恒虚警算法处理的逻辑结构框图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。I. 一种基于FPGA的船用雷达抗干扰处理方法，具体步骤如下SI:定义如下参数一个回波周期数据包中的采样点数为1^=392，采样点数据的位宽为Wtl=S ;在单个回波周期内进行脉冲积累处理所需采样点个数为Ii1=S ;恒虚警处理中需要单个回波周期数据包内的n2=16个采样点作为参考单元，n2为偶数，恒虚警处理中的门限因子α=0.8、β =0. 8 ；S2 :恒虚警模块，用于接收回波数据包进行恒虚警处理；对回波数据包DSi利用公式(I)在恒虚警�？橹薪写恚币桓龌夭ㄖ芷谑莅麯Si处理完成后，就得到经过了恒虚警算法处理后的回波数据包DWitl代入已知参数后，公式(I)如下DW7(q) = MAX IDS1 (q + S)-丄 ^ DS1 (" + ^ -1) + 丄土 DS, (q + 8 + u) ,θ[,
[20 ρ=ι20 β=ι_ Jq=l, 2，· · ·，369
其中DWi (q)是经过恒虚警处理后的第i个回波周期数据包DWi中的第q个采样点数据，DSi (q)、DSi (q+1)、· · ·、DSi (q+7)和 DSi (q+9)、DSi (q+10) · · ·、DSi (q+16)代表恒虚警处理的参考单元，MAX {}表示取两个值中的最大值；参照图1，S2中利用公式(I)实现的恒虚警�？榘ㄓ�16个寄存器D1I16串联组成的具有流水线结构的 第一寄存器组、15个加法器组成的第一加法器组和第二加法器组、第一除法器、第二除法器、第一减法器和第一比较器，其中单个寄存器的位宽为8bit。所述的第一寄存器组与第一加法器组和第二加法器组连接，所述的第一除法器与第一加法器组相连接，所述的第二除法器与第二加法器组相连接，所述的第一减法器与第一除法器、第二除法器、第一寄存器组相连接。把第一寄存器组中D1的输入DSi(C^n2)和马 ^的输出DSi (q+n^D.DSi (q+n2-2)、…、DSi (q+n2/2_l)共n2/2个采样点输入到第一加法器组中，”, "Il I输出 DSjq+rV^+D'DSjq+rV^-D'DSjq+rV^-〗)、.'DSi (q)总共 n2_l 个采样点输入到第二加法器组中，并把第一加法器组的输出作为被除数输入到第一除法器，把第二加法器组的输出作为被除数输入到第二除法器，第一除法器的除数为η2/α，第二除法器的除数为η2/β，然后再把第二寄存器组中的输出DSi(C^n2A)作为被减数输入到第一减法器，把第一除法器的输出和第二除法器的输出作为减数输入到第一减法器，再把第一减法器的输出输入到第一比较器中与O进行比较，最后输出较大值，这样第一比较器的输出就是DWi (q)。通过上述步骤后就能够得到信噪比很好的回波数据，方便后续显示部分进行处理，从而得出准确、优质的画面。与现有技术相比，本发明的优点在于综合了 3种不同的恒虚警处理算法，其中，门限因子α、β的良好选择，使得恒虚警处理算法在均匀杂波背景和非均匀杂波背景下都有良好的表现，并基于FPGA搭建杂波抑制算法平台。同时，因为采用FPGA这种实现方式，SP使得数据处理速度达到lOOM/s，有效的提高了数据处理的实时性，又提高了本发明的可重构性和普适性，能够适应各种不同的环境。
权利要求
1.一种基于FPGA的船用雷达恒虚警处理方法，其特征在于该方法具体步骤如下 Si:定义如下参数 一个回波周期数据包中的采样点数为IV采样点数据的位宽为Wtl;对当前回波周期和相邻的前^-1个连续回波周期间进行脉冲积累处理所需采样点个数为H1 ;恒虚警处理中需要单个回波周期数据包内的n2个采样点作为参考单元，n2为偶数，恒虚警处理中的门限因子 α、β ; S2 :恒虚警�？椋糜诮邮盏诙龀寤勰？榇涔吹氖莅泻阈榫恚欢曰夭ㄊ莅麯Si利用公式(I)在恒虚警�？橹薪写恚币桓龌夭ㄖ芷谑莅麯Si处理完成后，就得到经过了恒虚警算法处理后的回波数据包DWi ； 公式(I)如下=+队/2)- —YjDSXq +++,Ok [‘L^2 ρ=ιni u=i“」j q=l, 2,. . . , ng-n^l-ria 其中DWi(Ci)是经过恒虚警处理后的第i个回波周期数据包DWi中的第q个采样点数DSi (q),DSi(q+l), ...、DSi (q+n2/2_l)和 DSi (q+n2/2+l)、DSi (q+n2/2+2)、-,DSi (q+n2)代表恒虚警处理的参考单元，MAX{}表示取两个值中的最大值。
2.根据权利要求I所述的基于FPGA的船用雷达恒虚警处理方法，其特征在于恒虚警�？榘ㄓ蒆2个寄存器M 串联组成的具有流水线结构的第一寄存器组、n2/2个加法器组成的第一加法器组、n2/2-l个加法器组成的第二加法器组、第一除法器、第二除法器、第一减法器和第一比较器，其中单个寄存器的位宽为Wtl;所述的第一寄存器组与第一加法器组和第二加法器组连接，所述的第一除法器与第一加法器组相连接，所述的第二除法器与第二加法器组相连接，所述的第一减法器与第一除法器、第二除法器、第一寄存器组相连接。把第一寄存器组中D1的输入DSi (q+n2)和Λ ' Α,:;的输出DSi (q+n2_l)、DSi (q+n2-2) > .'DSi (q+n2/2_l)共n2/2个米样点输入到第一加法器组中,Ai2/2+i ~ Al2的输出 DSi (q+n2/2+l) 'DSi (q+n2/2_l) 'DSi (q+n2/2_2)、…、DSi (q)总共 n2_l 个采样点输入到第二加法器组中，并把第一加法器组的输出作为被除数输入到第一除法器，把第二加法器组的输出作为被除数输入到第二除法器，第一除法器的除数为η2/α，第二除法器的除数为η2/β，然后再把第二寄存器组中从2/2的输出DSi(C^n2A)作为被减数输入到第一减法器，把第一除法器的输出和第二除法器的输出作为减数输入到第一减法器，再把第一减法器的输出输入到第一比较器中与O进行比较，最后输出较大值，这样第一比较器的输出就是DWi(Ci)。
全文摘要
本发明涉及一种基于FPGA的船用雷达恒虚警处理方法，并基于FPGA搭建恒虚警处理算法平台，使得本发明能够很好的抑制回波信号中的雨雪杂波干扰信号。采用恒虚警�？椋糜诮邮盏诙龀寤勰？榇涔吹氖莅泻阈榫恚欢曰夭ㄊ莅麯Si利用公式(1)在恒虚警�？橹薪写恚币桓龌夭ㄖ芷谑莅麯Si处理完成后，就得到经过了恒虚警算法处理后的回波数据包DWi。其优点是采用FPGA这种实现方式，即使得数据处理速度达到100M/s，有效的提高了数据处理的实时性，又提高了本发明的可重构性和普适性，能够适应各种不同的环境。
文档编号G01S7/292GK102798843SQ20121028857
公开日2012年11月28日 申请日期2012年8月14日 优先权日2012年8月14日
发明者田丹, 李 浩, 陈曦, 阎旭, 李浩龙, 高云志 申请人:宁波成电泰克电子信息技术发展有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
