专利名称：一种自适应测高装置的制作方法
技术领域：
本发明涉及一种自适应测高装置，属雷达探测装置技术领域。
背景技术：
米波雷达由于其波长较长，在反隐身、抗反辐射导弹等方面有其独特的优势，近年来受到世界各国的普遍重视，纷纷把发展米波雷达放到雷达探测系统的重要位置。但是米波雷达的波束较宽，地面反射后由于多径效应影响，导致目标高度测量精度较低，如何提高米波雷达测高精度是雷达界要解决的难题之一。目前米波雷达采取的主要测高方法有波瓣分裂法、最大似然法和数字波束合成(DBF)法。在上述三种测高方法中，波瓣分裂法和最大似然法测高可以有效地解决低仰角区测高的问题，但是波瓣分裂法由于在中高仰角存在“分区�：钡奈侍猓诓ò攴至训拿撞ɡ状锊飧叻椒ㄖ荒茉诘脱鼋欠段诓飧摺Ｗ畲笏迫环ㄋ淙皇视媒嵌确段Ы瞎悖窃谔煜卟ò攴至训牡脱鼋乔蚓冉系停⑶以怂懔拷洗�。数字波束合成(DBF)测高主要用在高空测高处理，虽然运算量不大，但是中低空多径效应会对其测量精度造成较严重的影响。由此可见，研制一种能综合利用各种测高方法的设备，用于提高米波雷达在整个空域的测高精度，是目前米波雷达测高领域亟须解决的问题。
发明内容
本发明的目的在于，提供一种采用测高信号处理板，能综合利用各种测高方法，提高米波雷达在整个空域的测高精度，克服现有各种测高方法存在的不足，工作稳定可靠，测高精度高，操作方便的自适应测高装置。本发明是通过如下技术方案来实现上述目的的该自适应测高装置由UHF频段天线阵、四合一 T/R组件、功分网络、多路接收机、多路A/D采样和数字下变频器、光纤旋转连接器、信号处理分机、恒虚警检测板、测高信号处理板、DSP数字信号处理器、FPGA可编程逻辑器、高速链路口、DSP总线、FLASH闪存存储器、 控制接口、测高处理算法组件、SD同步动态随机存储器、接口逻辑控制电路、数据预处理电路、双口存储器、三态缓冲器、FIFO缓存器构成，其特征在于UHF频段天线阵通过馈线连接四合一 T/R组件，四合一 T/R组件通过馈线连接功分网络，功分网络的行功分器分成七路分别连接多路接收机，多路接收机与多路A/D采样和数字下变频器连接，光纤旋转连接器输入端经光纤连接多路A/D采样和数字下变频器，其输出端经光纤连接信号处理分机，信号处理分机通过高速总线与恒虚警检测板连接，恒虚警检测板通过高速总线连接测高信号处理板。所述的测高信号处理板由四块DSP数字信号处理器、FPGA可编程逻辑器、高速链路口、DSP总线、FLASH闪存存储器组成；四块DSP数字信号处理器均由控制接口、测高处理算法组件、SD同步动态随机存储器组成；FPGA可编程逻辑器由接口逻辑控制电路、数据预处理电路、双口存储器、三态缓冲器；FIFO缓存器组成；FPGA可编程逻辑器通过DSP总线
3与DSP数字信号处理器的DSPO连接，DSPO通过高速链路口分别与DSP数字信号处理器的 DSP1、DSP2、DSP3连接，DSPO通过DSP总线与FPGA可编程逻辑器的FIFO缓存器连接。本发明与现有技术相比的有益效果在于该自适应测高装置采用由FPGA可编程逻辑器和DSP数字信号处理器构成的测高信号处理板，实现对低空目标，采用波瓣分裂法和最大似然法联合进行处理；对中空目标， 优先采用最大似然法进行处理；对高空目标，优先采用DBF数字波束测高法进行处理。当波瓣分裂法和DBF数字波束测高法计算结果无效时，可采用最大似然法的测高结果。经实际使用检验，大大减少了运算量，降低了中低空多径效应对测高精度的影响，有效提高了米波雷达的测高精度。不仅保证了米波雷达在低、中、高仰角空域的测高精度，还扩大了雷达的仰角测量范围，操作方便，工作稳定可靠，为低频段三座标雷达的研制在技术上提供了有力保障。
图1为自适应测高装置的工作原理框图；图2为自适应测高装置的测高信号处理板的工作原理框图；图3为自适应测高装置的测高信号处理流程图。图中1、UHF频段天线阵，2、四合一 T/R组件，3、功分网络，4、多路接收机，5、多路 A/D采样和数字下变频器，6、光纤旋转连接器，7、信号处理分机，8、恒虚警检测板，9、测高信号处理板，10、DSP数字信号处理器，11、FPGA可编程逻辑器，12、高速链路口，13、DSP总线， 14、FLASH闪存存储器，15、控制接口，16、测高处理算法组件，17、SD同步动态随机存储器， 18、接口逻辑控制电路，19、数据预处理电路，20、双口存储器，21、三态缓冲器，22、FIF0缓存
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具体实施例方式该自适应测高装置由UHF频段天线阵1、四合一 T/R组件2、功分网络3、多路接收机4、多路A/D采样和数字下变频器5、光纤旋转连接器6、信号处理分机7、恒虚警检测板8、 测高信号处理板9、DSP数字信号处理器10、FPGA可编程逻辑器11、高速链路12、DSP总线 13、FLASH闪存存储器14、控制接15、测高处理算法组件16、SD同步动态随机存储器17、接口逻辑控制电路18、数据预处理电路19、双口存储器20、三态缓冲器21 ；FIFO缓存器22构成(参见附图1 2)。UHF频段天线阵1通过馈线连接四合一 T/R组件2，四合一 T/R组件 2通过馈线连接功分网络3，功分网络3的行功分器分成七路分别连接多路接收机4，多路接收机4与多路A/D采样和数字下变频器5连接，光纤旋转连接器6输入端经光纤连接多路A/D采样和数字下变频器5，其输出端经光纤连接信号处理分机7，信号处理分机7通过高速总线与恒虚警检测板8连接，恒虚警检测板8通过高速总线连接测高信号处理板9 (参见附图1)。所述的测高信号处理板9由四块DSP数字信号处理器10(即DSP0、DSPU DSP2、 DSP3)、FPGA可编程逻辑器11、高速链路口 12、DSP总线13、FLASH闪存存储器14组成；DSP 数字信号处理器10由控制接口 15、测高处理算法组件16、SD同步动态随机存储器17组成； FPGA可编程逻辑器11由接口逻辑控制电路18、数据预处理电路19、双口存储器20、三态缓冲器21，FIFO缓存器22组成；FPGA可编程逻辑器11通过DSP总线13与DSP数字信号处理器10的DSPO连接，DSPO通过高速链路口 12分别与DSP数字信号处理器10的DSP1、DSP2、 DSP3连接，DSPO通过DSP总线13与FPGA可编程逻辑器11的FIFO缓存器22连接(参见附图2)。所述的三态缓冲器21比常规缓冲器多一个选通输入端，这个输入端用E表示，当 E = 1时选通，其输入直接送到输出端；当E = 0时，缓冲器被阻止，其输出总是高阻态，断开与总线的连接。FLASH闪存存储器14，属于EEPROM电擦除可编程只读存储器。高速总线是一种高速低压差分串行线。该自适应测高装置的工作原理如下目标反射回来的回波信号由21行X 16列UHF频段天线阵1接收，再经过84个四合一 T/R组件2内的限幅器、低噪声放大器和接收幅相控制电路处理；由功分网络3的行功分器进行幅度加权合成为二十一路行信号，再将相邻三行进行合成，形成七路子阵射频回波信号，七路子阵信号进入多路接收机4经过混频放大滤波后输出7路30MHz中频回波信号，7路30MHz中频回波信号经多路A/D采样和数字下变频5转换为数字I、Q信号，再经过光电转换后通过光纤旋转连接器6和光纤传输到信号处理分机7，在信号处理分机7中将光信号还原成电信号，再依次对多路信号进行幅相校正、副瓣对消、脉冲压缩、数字波束形成处理后，送入恒虚警检测板8提取出目标回波信号，目标回波信号进入测高信号处理板9进行测高处理，最后，由测高信号处理板9中的FPGA可编程逻辑器11将高度处理结果送到外部接口电路进行其他后续处理。测高信号处理板9的工作原理如下测高信号处理板9硬件主体架构由四块DSP数字信号处理器10 =DSPO, DSPU DSP2、DSP3和一块FPGA可编程逻辑器11组成。FPGA可编程逻辑器11根据外部输入的控制、触发、时钟信号产生测高信号处理板9内部的工作时序和控制命令，同时接收由恒虚警检测板8提取的7路目标回波信号，对目标数据进行以下预处理计算当前雷达周期的目标数，提取目标距离单元并对每个距离单元的回波数据打包；将处理好的数据存储在内部双口存储器20 (RAM)中，同时FPGA可编程逻辑器11会向DSP数字信号处理器10的DSPO发送中断信息，通知DSPO进行回波数据和控制命令的接收，DSPO收到数据后按数据长度将目标数据合理分配为4块，将其中3块通过高速链路口 12分别送给DSPl、DSP2、DSP3，4个DSP 数字信号处理器10同时进行高度处理，DSPU DSP2、DSP3将处理的高度结果回送给DSP0， DSPO将高度结果排序后通过DSP总线13写入FPGA可编程逻辑器11内的FIFO缓存器22 中缓存，FPGA可编程逻辑器11根据系统工作时序将高度结果送至终端显示。测高处理流程如下测高处理时，信号处理分机7前端对七个通道分别进行脉压等处理，并完成目标的检测，给测高信号处理板9提供目标的7路回波信号、天线波束仰角指向和系统工作模式等信息，进行测高处理；根据波束指向信息和对目标进行DBF数字波束合成测高仰角估算得到的目标大致仰角区间，再按以下处理方法进行(1)如果目标在低空，采用波瓣分裂法和最大似然法联合进行处理；(2)如果目标在中空，优先采用最大似然法进行处理；(3)如果目标在高空，优先采用DBF法进行处理；
(4)当波瓣分裂法和DBF法计算结果无效时，采用最大似然法的高度结果。(5)针对不同的地形，将采用不同的超分辨处理方法。对良好的阵地，根据直达波的仰角可以计算多径信号的仰角，从而构造投影矩阵，只需进行一维搜索，故采用最大似然 (ML)算法；而对复杂阵地，多径信号的仰角不能直接计算，需要在直达波的仰角和多径信号的仰角做两维搜索，采用交替投影最大似然(ML-AP)算法计算。
权利要求
1.一种自适应测高装置，由UHF频段天线阵(1)、四合一 T/R组件O)、功分网络(3)、 多路接收机、多路A/D采样和数字下变频器(5)、光纤旋转连接器(6)、信号处理分机 (7)、恒虚警检测板(8)、测高信号处理板(9)、DSP数字信号处理器(10)、FPGA可编程逻辑器(11)、高速链路口 (12)、DSP总线(13)、FLASH闪存存储器(14)、控制接口 (15)、测高处理算法组件(16)、SD同步动态随机存储器(17)、接口逻辑控制电路(18)、数据预处理电路 (19)、双口存储器(20)、三态缓冲器(21) ；FIFO缓存器(22)构成，其特征在于UHF频段天线阵(1)通过馈线连接四合一 T/R组件0)，四合一 T/R组件(2)通过馈线连接功分网络 (3)，功分网络(3)的行功分器分成七路分别连接多路接收机G)，多路接收机(4)与多路 A/D采样和数字下变频器( 连接，光纤旋转连接器(6)输入端经光纤连接多路A/D采样和数字下变频器(5)，其输出端经光纤连接信号处理分机(7)，信号处理分机(7)通过高速总线与恒虚警检测板(8)连接，恒虚警检测板(8)通过高速总线连接测高信号处理板(9)。
2.根据权利要求1所述的一种自适应测高装置，其特征在于测高信号处理板(9)由四块DSP数字信号处理器(10)DSP0、DSP1、DSP2、DSP3、FPGA可编程逻辑器(11)、高速链路口(U)、DSP总线(1 、FLASH闪存存储器(14)组成；四块DSP数字信号处理器(10)均由控制接口(1 、测高处理算法组件(16)、SD同步动态随机存储器(17)组成；FPGA可编程逻辑器(11)由接口逻辑控制电路(18)、数据预处理电路(19)、双口存储器(20)、三态缓冲器 (21)、FIFO缓存器02)组成；FPGA可编程逻辑器(11)通过DSP总线(13)与DSP数字信号处理器(10)的DSPO连接，DSPO通过高速链路口(12)分别与DSP数字信号处理器(10) 的DSP1、DSP2、DSP3连接，DSPO通过DSP总线(13)与FPGA可编程逻辑器(11)的FIFO缓存器0 连接。
全文摘要
本发明涉及一种自适应测高装置，属雷达探测装置技术领域。它由四合一T/R组件、功分网络、多路接收机、多路A/D采样和数字下变频器、光纤旋转连接器、信号处理分机、恒虚警检测板、测高信号处理板等构成。四合一T/R组件通过功分网络连接多路接收机、多路A/D采样和数字下变频器，再经光纤连接信号处理分机，再经高速总线连接恒虚警检测板和测高信号处理板。该自适应测高装置能综合应用波瓣分裂、最大似然和数字波束合成测高法，扩大了米波雷达的仰角测量范围，且操作简单，工作可靠。解决了现有米波雷达不能综合利用波瓣分裂、最大似然和数字波束合成测高法的问题，为提高米波雷达在低、中、高仰角整个空域的测高精度提供了有力保障。
文档编号G01S13/06GK102253380SQ201110075950
公开日2011年11月23日 申请日期2011年3月24日 优先权日2011年3月24日
发明者胡敏 申请人:荆州市南湖机械总厂
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
