专利名称：测试桥接电路的方法与装置的制作方法
技术领域：
本发明涉及一种测试集成电路的方法与装置，特别涉及一种测试桥接电路的方法与系统。
背景技术：
计算机装置已广泛地应用于各种领域中，而随着半导体制程的进步，中央处理器的运算速度也不断地提升。然而，除了中央处理器外，计算机装置中仍需设置其它计算机组件以使计算机装置可正常地运作来执行不同的功能，举例来说，计算机装置中设置有用来暂存挥发性运算数据的内存，用来储存非挥发性数据的硬盘，以及用来驱动显示装置的显示卡等。此外，计算机装置中亦设置有不同的总线来提供数据传递的信道，以便不同计算机组件之间可互相传递数据，举例来说，硬盘是通过PCI总线来传递数据至其它计算机组件与接收其它计算机组件所输出的数据，内存是通过内存总线来传递数据至外部计算机组件与接收外部计算机组件所输出的数据，显示卡是通过AGP总线来传输数据至外部计算机组件与接收外部计算机组件所输出的数据，以及中央处理器则应用FSB总线来传递数据至外部计算机组件与接收外部计算机组件所输出的数据。
如业界所已知，不同的总线是分别对应不同的技术规格，亦即不同的总线是运作于不同的操作时钟。一般而言，已知PCI总线所使用的操作时钟是对应66MHz，已知AGP总线所使用的操作时钟是对应133MHz，已知内存总线所使用的操作时钟可对应133MHz或200MHz，而已知FSB总线所使用的操作时钟则可对应266MHz、400MHz或800MHz。所以，已知计算机装置便必须使用桥接电路(例如北桥芯片组与南桥芯片组)来协调不同总线之间的数据交换，亦即对于桥接电路而言，其是用来将数据自一时钟域(clock domain)传递至另一时钟域。
一般而言，当一晶方(die)经由适当封装(例如BGA封装)而产生一集成电路后，该集成电路必须经由一测试程序来验证其功能，亦即，在该集成电路出厂前，必须利用一测试电路来依据一测试文件(test vector)驱动该集成电路，然后读取该集成电路的实际输出数据来判断该集成电路是否可正确地运作。然而，由于上述桥接电路是用来在不同时钟域传递数据，因此即使桥接电路的实际运作正确无误，桥接电路于测试时则可能因为不同时钟信号之间造成的时序问题而被视为不良的组件，亦即上述测试程序会产生错误的判断结果。
请参阅图1，图1为已知桥接电路的操作时序图。假设一桥接电路是设计用来将一高操作时钟CLK1(例如200MHz)驱动的总线(例如FSB总线)所传送的数据传递至一低操作时钟CLK2(例如133MHz)所驱动的总线(例如AGP总线)，此时操作时钟CLK1与操作时钟CLK2是对应一频率比2∶3。此外，已知桥接电路是应用触发器(flip-flop)来储存与输出数据，举例来说，操作时钟CLK1的上升缘(rising edge)会触发一第一触发器来取样(sample)FSB总线所输入的测试数据，并将测试数据传递至一第二触发器，而另一操作时钟CLK2的下降缘(falling edge)则触发该第二触发器来取样该第一触发器所输出的测试数据，并进一步地输出测试数据。
如业界所已知，测试程序是应用桥接电路实际运作时所使用的操作时钟CLK1、CLK2来测试桥接电路的运作，如图1所示，在时间T1时，操作时钟CLK1产生一上升缘，因此桥接电路的第一触发器便会取样FSB总线所输入的测试数据，而在时间T2后，桥接电路的第一触发器便会保持先前所取样的测试数据。接着，在时间T3时，操作时钟CLK2产生一下降缘，因此桥接电路的第二触发器便会取样第一触发器所保持的测试数据，并输出该测试数据。请注意，在时间T5时，操作时钟CLK1产生一上升缘，因此桥接电路的第一触发器便会取样FSB总线所输入的测试数据，然而，操作时钟CLK2随即在时间T6便产生一下降缘，由在时间T5、T6的时间间隔极短，亦即第一触发器所输出的测试数据便可能无法对第二触发器提供足够的设定时间(setup time)以使桥接电路可实时取得正确的测试数据，因此桥接电路最后便可能无法通过测试程序。虽然在执行测试时，桥接电路在时间T6时无法顺利地将数据自一时钟域取样并传输至另一时钟域，然而如业界所知，桥接电路在实际运作时，桥接电路在时间T6后会重新对先前未完成传送的数据自一时钟域取样并传输至另一时钟域，换句话说，上述无法通过测试的桥接电路在实际应用上仍可正确地运作，但是，上述桥接电路在测试时却会因为不同时钟信号所造成的的时序问题而被视为不良组件。
此外，上述问题亦会发生在桥接电路将一低操作时钟CLK2(例如133MHz)所驱动的总线(例如AGP总线)所传送的数据传递至一高操作时钟CLK1(例如200MHz)所驱动的总线(例如FSB总线)时，此时，操作时钟CLK1与操作时钟CLK2是对应一频率比2∶3。如前所述，已知桥接电路是应用触发器来储存与输出数据，举例来说，操作时钟CLK2的上升缘会触发一第一触发器来取样AGP总线所输入的测试数据，并将测试数据传递至一第二触发器，而另一操作时钟CLK1的下降缘则会触发该第二触发器来取样该第一触发器所输出的测试数据，并进一步地输出测试数据至FSB总线。
请参阅图1，在时间T1时，操作时钟CLK2产生一上升缘，因此桥接电路的第一触发器便会取样AGP总线所输入的测试数据，而当操作时钟CLK1在时间T2产生一下降缘后，桥接电路的第二触发器便会取样第一触发器所取样的测试数据，并输出该测试数据。请注意，在时间T4时，操作时钟CLK1、CLK2分别产生一下降缘与一上升缘，因此第二触发器便可能无法顺利地取样到正确数据而使桥接电路无法通过测试。同样地，上述桥接电路在实际运用上是可正确运作，亦即虽然桥接电路在时间T4时无法顺利地将数据自一时钟域取样并传输至另一时钟域，然而如业界所知，在时间T4后，桥接电路会重新对先前未完成传送的数据自一时钟域取样并传输至另一时钟域，然而，桥接电路在测试时却会因为不同时钟信号所造成的的时序问题而无法通过测试。
发明内容
因此本发明是提供一种测试桥接电路的方法与装置，以解决上述问题。
根据本发明，其是揭露一种测试桥接电路的方法，该桥接电路是用来将数据自一第一时钟域(first clock domain)传递至一第二时钟域(secondclock domain)，该桥接电路包含有对应该第一时钟域的第一转换单元以及对应该第二时钟域的第二转换单元，该方法包含有下列步骤(a)输入一第一测试时钟至该第一转换单元以在该第一测试时钟的第一时钟边缘触发该第一转换单元将一测试数据传递至该第二转换单元，以及输入一第二测试时钟至该第二转换单元以在该第二测试时钟的第二时钟边缘触发该第二转换单元输出一输出数据，其中，该第一测试时钟的频率是该第二测试时钟的频率的偶数倍；以及(b)控制该第二测试时钟的第一时钟边缘未同步于该第一测试时钟的第一时钟边缘。
图1为已知桥接电路的操作时序图。
图2为本发明第一种测试系统的示意图。
图3为图2所示的测试时钟的时序图。
图4为本发明第二种测试系统的示意图。
附图符号说明10、30测试系统12、32测试电路14、34桥接电路16、36控制�？�18、20、38、40时钟产生�？�22、24、42、44转换单元26、28、46、48触发器具体实施方式
请参阅图2，图2为本发明第一种测试系统10的示意图。测试系统10包含有一测试电路12以及一桥接电路14，测试电路12可以是一测试仪器，而桥接电路14则是待测的集成电路。本实施例中，测试电路12包含有一控制�？�16以及两时钟产生模块18、20，而桥接电路14中则设置有两转换单元22、24。控制�？�16是用来控制两时钟产生�？�18、20的运作，而两时钟产生�？�18、20是分别用来产生不同频率的测试时钟CLK’1与CLK’2，其中测试时钟CLK’1的频率是为测试时钟CLK’2的频率的偶数倍，举例来说，若桥接电路14是用来将数据自FSB总线(例如，其实际操作时钟为200MHz)传输至PCI总线(例如，其实际操作时钟为66MHz)，因此对桥接电路14进行测试时，测试时钟CLK’1与测试时钟CLK’2的频率比便设定为4∶1，举例来说，测试时钟CLK’1的频率为266MHz，而测试时钟CLK’2的频率则为66MHz。此外，本实施例中，控制�？�16会驱动两时钟产生模块18、20以控制测试时钟CLK’1的上升缘(rising edge)与测试时钟CLK’2的上升缘不同步，而其目的在后详述。
本实施例中，转换单元22包含有一触发器(flip-flop)26，且触发器26是为一上升缘触发电路，其中测试时钟CLK’1是输入触发器26的时钟端CK，而一测试数据DATAt则输入触发器26的数据输入端D。同样地，转换单元24亦包含有一触发器28，且触发器28是为一下降缘触发电路，其中测试时钟CLK’2是输入触发器28的时钟端CK，而触发器26的数据输出端Q则电连接于触发器28的数据输入端D，此外，触发器28的数据输出端Q则用来输出一输出数据DATAo。明显地，转换单元22、24是分别对应不同的时钟域，亦即在进行测试时，转换单元22是由测试时钟CLK’1所驱动，而转换单元24则由另一测试时钟CLK’2所驱动。请注意，为了便于说明，在图1中仅显示一触发器26与一相对应的触发器28，然而触发器26的数据输入端D仅对应桥接电路14的一输入端，亦即若桥接电路14包含有多个输入端，则转换单元24实际上应包含有多个触发器26，分别对应桥接电路14的多个输入端，且转换单元24亦应包含有多个相对应触发器28。此外，测试电路12在测试时是依据一测试文件(test vector)来驱动桥接电路14以传送上述测试数据DATAt。
请参阅图3，图3为图2所示的测试时钟CLK’1、CLK’2的时序图。如上所述，本实施例中测试时钟CLK’1与测试时钟CLK’2的频率比是为4∶1，另如图3所示，控制�？�16是控制时钟产生�？�18、20以使测试时钟CLK’2的上升缘同步于测试时钟CLK’1的下降缘。所以，在时间T1时，测试时钟CLK’1产生一上升缘，因此测试时钟CLK’1便开始触发触发器26对测试数据DATAt进行取样，并自触发器26的数据输出端Q输出所取样的测试数据DATAt。然后，测试时钟CLK’2在时间T2产生一下降缘，因此测试时钟CLK’2便开始触发触发器28对触发器26的数据输出端Q输出的信号进行取样，并自触发器28的数据输出端Q输出所得到的输出数据DATAo。本实施例中，由在时间T1、T2之间的时间差是对应测试时钟CLK’1的一半周期，所以在测试时钟CLK’2在时间T2触发触发器28前，触发器26便可有足够的时间自其数据输出端Q输出信号至触发器28的数据输入端D，亦即可满足触发器28所需的设定时间以使触发器28在时间T2时可正确地对触发器26的输出信号进行取样，所以输出数据DATAo便会与测试数据DATAt相同，因此转换单元22、24的正确运作便可使桥接电路14可通过测试。所以，本实施例是经由测试时钟CLK’1与测试时钟CLK’2的适当频率设定，以及控制测试时钟CLK’1的上升缘同步于测试时钟CLK’2的下降缘，因此便可消除不同步时钟信号所对应的时序问题对测试桥接电路14所造成的干扰，亦即可大幅降低测试程序产生误判的机率。
请参阅图4，图4为本发明第二种测试系统30的示意图。测试系统30包含有一测试电路32以及一桥接电路34，测试电路32可以是一测试仪器，而桥接电路34则是待测的集成电路。本实施例中，测试电路32包含有一控制�？�36以及两时钟产生�？�38、40，而桥接电路34中则设置有两转换单元42、44，其中转换单元42、44分别设置有触发器46、48。图4所示的测试系统30与图2所示的测试系统10的同名组件具有相同的功能与运作，因此在此不再重复赘述，而测试系统10、30两者主要的不同点在于触发器46、48此时均为上升缘触发电路，此外，触发器46是由时钟产生�？�20所产生的测试时钟CLK’2所驱动，以及触发器48则时钟产生�？�18所产生的测试时钟CLK’1所驱动。同样地，本实施例中，控制�？�16会驱动两时钟产生�？�18、20以控制测试时钟CLK’1的上升缘(rising edge)与测试时钟CLK’2的上升缘不同步。
图2所示的桥接电路14是用来将一高操作时钟所驱动的总线(例如FSB总线)所传送的数据传递至一低操作时钟所驱动的总线(例如AGP总线)，然而，本实施例的桥接电路34则用来将一低操作时钟所驱动的总线(例如AGP总线)所传送的数据传递至一高操作时钟所驱动的总线(例如FSB总线)。同样地，测试系统30的运作是受测试时钟CLK’1、CLK’2所控制，因此，为了说明测试系统30的运作，请参阅图3所示的时序图。
如前所述，本实施例中测试时钟CLK’1与测试时钟CLK’2的频率比是为4∶1，另如图3所示，控制模块16是控制时钟产生�？�18、20以使测试时钟CLK’2的上升缘同步于测试时钟CLK’1的下降缘。在时间T3时，测试时钟CLK’2产生一上升缘，因此测试时钟CLK’2便开始触发触发器46对测试数据DATAt进行取样，并自触发器46的数据输出端Q输出所取样的测试数据DATAt。然后，测试时钟CLK’1在时间T4产生一上升缘，因此测试时钟CLK’1便开始触发触发器48对触发器46的数据输出端Q输出的信号进行取样，并自触发器48的数据输出端Q输出所得到的输出数据DATAo。本实施例中，由在时间T3、T4之间的时间差是对应测试时钟CLK’1的一半周期，所以在测试时钟CLK’1在时间T4触发触发器48前，触发器46便可有足够的时间自其数据输出端Q输出信号至触发器24的数据输入端D，亦即可满足触发器48所需的设定时间以使触发器48在时间T4后可正确地对触发器46的输出信号进行取样，所以输出数据DATAo便会与测试数据DATAt相同，因此转换单元42、44的正确运作便可使桥接电路34顺利地通过测试。所以，本实施例是经由测试时钟CLK’1与测试时钟CLK’2的适当频率设定，以及控制测试时钟CLK’1的上升缘同步于测试时钟CLK’2的下降缘，因此便可消除不同步时钟信号所对应的时序问题对测试桥接电路34所造成的干扰，亦即可大幅降低测试程序产生误判的机率。
相较于已知技术，本发明测试桥接电路的方法与系统并非使用桥接电路的实际操作时钟来进行测试，已知桥接电路实际处理的两不同时钟信号会因为对应非偶数倍的频率关系而造成影响测试结果的时序问题，因此，本发明测试桥接电路的方法与系统是应用对应偶数倍的频率关系的两测试时钟来测试桥接电路的运作，此外，本发明测试桥接电路的方法与系统另微调两测试时钟之间的同步关系，亦即控制一具有较低频率的测试时钟的上升缘同步于一具有较高频率的测试时钟的下降缘，因此便可达到消除上述时序问题对测试程序所造成的干扰。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种测试桥接电路的方法，用以将数据至一第一时钟域传送至一第二时钟域，该方法包括有输入一第一测试时钟以及一第二测试时钟，其中，该第一测试时钟频率为该第二测试时钟频率的偶数倍；当该第一测试时钟在第一边缘触发时，取样一第一数据并输出该第一数据成为一第二数据；当该第二测试时钟在第二边缘触发时，取样该第二数据并输出该第二数据；其中，控制该第二测试时钟的第一边缘不同步于该第一测试时钟的第一边缘。
2.如权利要求1所述的测试桥接电路的方法，其中，更包含控制该第一测试时钟的第二边缘同步于该第二测试时钟的第一边缘以及控制该第一测试时钟的第二边缘同步于该第二测试时钟的第二边缘。
3.一种测试桥接电路的方法，用以将数据至一第一时钟域传送至一第二时钟域，该方法包括有输入一第一测试时钟以及一第二测试时钟，其中，该第二测试时钟频率为该第一测试时钟频率的偶数倍；当该第一测试时钟在第一边缘触发时，取样一第一数据并输出该第一数据成为一第二数据；当该第二测试时钟在第一边缘触发时，取样该第二数据并输出该第二数据；其中，控制该第二测试时钟的第一边缘不同步于该第一测试时钟的第一边缘。
4.如权利要求3所述的测试桥接电路的方法，其中，更包含控制该第一测试时钟的第二边缘同步于该第二测试时钟的第一边缘以及控制该第一测试时钟的第二边缘同步于该第二测试时钟的第二边缘。
5.一种测试系统，包括有一测试电路，用以分别产生一第一测试时钟以及一第二测试时钟，并控制该第一测试时钟的第一边缘不同于该第二测试时钟的第一边缘；以及一桥接电路，联结至该测试电路，包含有多个第一转换单元以及多个第二转换单元，用以分别根据该第一测试时钟以及该第二测试时钟的控制，取样并输出一数据，其中，该第一转换单元的输出会输入至该第二转换单元的输入端。
6.如权利要求5所述的测试系统，其中，该第一转换单元接受该第一测试时钟的控制，而该第二转换单元接受该第二测试时钟的控制，且其中该第一测试时钟频率为该第二测试时钟频率的偶数倍。
7.如权利要求6所述的测试系统，其中，当该第一测试时钟的第一边缘触发时，该第一转换单元取样一第一数据并输出一第二数据至该第二转换单元，且其中当该第二测试时钟的第二边缘触发时，该第二转换单元取样该第二数据并输出该数据。
8.如权利要求7所述的测试系统，其中，该第一转换单元接受该第二测试时钟的控制，而该第二转换单元接受该第一测试时钟的控制。
9.如权利要求5所述的测试系统，其中，当该第二测试时钟的第一边缘触发时，该第一转换单元取样一第一数据并输出一第二数据至该第二转换单元，且其中该第二测试时钟频率为该第一测试时钟频率的偶数倍。
10.如权利要求9所述的测试系统，其中，当该第一测试时钟的第一边缘触发时，该第二转换单元取样该第二数据并输出该数据。
11.如权利要求5所述的测试系统，其中，该控制测试�？榭刂聘玫谝徊馐允敝拥牡诙咴低接诟玫诙馐允敝拥牡谝槐咴狄约案每刂撇馐阅？榭刂聘玫谝徊馐允敝拥牡诙咴低接诟玫诙馐允敝拥牡诙咴�。
12.如权利要求5所述的测试系统，其中，该测试电路包含有一控制�？椋靡钥刂聘玫谝徊馐允敝拥牡谝槐咴挡煌挥诟玫诙馐允敝拥牡谝槐咴担灰坏谝皇敝硬？椋嶂粮每刂颇？椋靡圆玫谝徊馐允敝樱灰约耙坏诙敝硬？椋嶂粮每刂颇？椋靡圆玫诙馐允敝�。
全文摘要
本发明涉及一种测试桥接电路的方法与装置，该方法包含有输入一第一测试时钟至一第一转换单元以在该第一测试时钟的上升缘触发该第一转换单元，将一测试数据传递至一第二转换单元，输入一第二测试时钟至该第二转换单元以在该第二测试时钟的下降缘触发该第二转换单元输出一输出数据，以及控制该第二测试时钟的上升缘未同步于该第一测试时钟的上升缘。此外，该第一测试时钟的频率是该第二测试时钟的频率的偶数倍。
文档编号G01R31/317GK1570660SQ20041007854
公开日2005年1月26日 申请日期2004年9月9日 优先权日2003年10月21日
发明者叶碧云, 吴胜宗, 赖瑾 申请人:威盛电子股份有限公司
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