专利名称：自保持模拟芯核测试外壳的制作方法
技术领域：
本发明属于电子信息技术片上系统设计技术领域，尤其涉及一种自保持模拟芯核测试外壳。
背景技术：
片上系统SoC(System On Chip，简称SoC)中集成的芯核需要由测试外壳CTest Wrapper)包裹，用于在测试状态隔离待测芯核和访问测试端口。由于SoC中的各IP芯核深嵌于芯片内部，可及测试节点非常有限，大部分芯核都需借助测试外壳设计实现芯核本身的测试访问与系统级的测试集成。故而测试外壳设计对于SoC测试面积成本和测试时间成本具有决定性的影响。对于数模混合SoC而言，专用的数模混合ATE (Automatic Test Equipment) 设备由于具有高性能的模拟测试�？椋洳馐猿杀驹陡哂谑諥TE设备。图1是基本的数模混合ATE设备结构图，其测试方法是将模拟芯核虚数字化进行测试。根据这个思想，图1中的复用片上ADC(Anal0g-t0-Digital Converter，模拟/数字转换器)和 DAC (Digital-to-Analog Converter数字/模拟转换器)使用模拟多路复用器的Shared Wrapper结构。这种Siared Wrapper结构仍然是从数字芯核测试常用的MUX (Multiplexer) 复用结构的方式入手，没有充分考虑模拟可测性设计和模拟测试本身的特点，主要存在以下两个方面的问题1.从单个芯核测试的角度看，大部分模拟芯核需要在多个测试输入端口同时施加测试激励，在多个测试输出端口采集测试响应。在此情况下，复用单个DAC和ADC根本无法实现多端口的模拟测试激励施加和测试响应分析。若在每个测试端口都增加DAC或ADC，又进一步增加了片上系统的面积开销。2.从系统测试集成的角度看，这种Siared Wrapper结构只能实现串行的模拟测试，即在同一个时刻只能通过控制模拟多路复用器实现一个芯核的测试，当多个模拟芯核使用这个测试外壳设计时，会造成测试时间的叠加，从而成为整个SoC测试时间的瓶颈，显著增加了测试时间成本。针对常用的模拟多路复用器的Siared Wrapper结构存在的缺陷，有必要提出一种新型测试外壳，用以解决模拟芯核虚数字化测试问题。
发明内容
本发明的目的在于，针对常用的模拟多路复用器的Siared Wrapper结构存在的缺陷，提出一种自保持模拟芯核测试外壳，通过使输入端口的激励具备自保持功能，暂存各个端口的测试激励，从而使同一个DAC采用时分复用的模式依次在各个端口产生测试激励， 在不增加DAC数量的情况下，实现复用单个DAC和ADC多端口的模拟测试激励施加和测试响应分析；同时，在同一个时刻，实现多个芯核的测试。本发明的技术方案是，一种自保持模拟芯核测试外壳，其特征是所述外壳包括模拟测试输入激励通路，用于接收数字/模拟转换器输出的测试激励；与所述模拟测试输入激励通路相连的自保持模拟测试接口，用于保持从模拟测试输入激励通路接收的测试激励，并在测试控制器的控制下，分时施加到模拟芯核；与自保持模拟测试接口相连的测试控制器，用于控制自保持模拟测试接口，将测试激励分时施加到模拟芯核；还用于将模拟芯核产生的测试响应分时施加到输出模拟开关；与所述测试控制器相连的输出模拟开关，用于将接收的测试响应发送到模拟测试响应输出通路；与所述输出模拟开关相连的模拟测试响应输出通路，用于将测试响应发送到模拟
/数字转换器。所述自保持模拟测试接口包括第一运算放大器、第二运算放大器、自保持电容、第一模拟开关、第二模拟开关、第三模拟开关和第四模拟开关；所述第一模拟开关一端与模拟测试输入激励通路相连，另一端与第一运算放大器的同相输入端相连；所述第一运算放大器的反相输入端分别与输出端和第二模拟开关的一端相连；所述第二模拟开关的一端与第一运算放大器的输出端相连，另一端分别与自保持电容的一端和第二运算放大器的同相输入端相连；所述自保持电容的另一端接地；所述第二运算放大器的反相输入端分别与输出端和第四模拟开关的一端相连；所述第四模拟开关的另一端与模拟芯核相连；所述第三模拟开关的一端与模拟测试输入激励通路相连，另一端与模拟芯核相连。 所述第一运算放大器和第二运算放大器采用9-M0S管结构。所述第一模拟开关、第三模拟开关和第四模拟开关采用4-M0S管结构。所述自保持电容为lpF。本发明在不增加DAC数量的情况下，实现复用单个DAC和ADC多端口的模拟测试激励施加和测试响应分析，减少了片上系统的面积开销，降低了片上系统的成本；同时，在同一个时刻实现多个芯核的测试，提高了片上系统的测试效率。
图1是基本的数模混合ATE设备结构图；图2是本发明提供的自保持模拟芯核测试外壳结构图；图3是自保持模拟测试接口结构图；图4是采用9-M0S管结构的运算放大器结构图；图5是低速自保持模拟芯核测试外壳捕获时间仿真结果示意图；图6是高速自保持模拟芯核测试外壳捕获时间仿真结果示意图；图7是高速自保持模拟芯核测试外壳自保持输出电压波形示意图，其中，(a)是输入为IMHz的正弦波的波形图，(b)是第二模拟开关S2的切换波形图；(c)是输出结果为的阶梯状电压波形的波形图，。
具体实施例方式下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。图2是本发明提供的自保持模拟芯核测试外壳结构图，图2中，自保持模拟芯核测试外壳包括模拟测试输入激励通路、自保持模拟测试接口、测试控制器、输出模拟开关、模拟测试响应输出通路。模拟测试输入激励通路与自保持模拟测试接口相连，自保持模拟测试接口与测试控制器相连，测试控制器与输出模拟开关相连，输出模拟开关与模拟测试响应输出通路相连。另外，自保持模拟测试接口和输出模拟开关分别与模拟芯核相连。模拟测试输入激励通路，用于接收数字/模拟转换器DAC输出的测试激励。自保持模拟测试接口，用于保持从模拟测试输入激励通路接收的测试激励，并在测试控制器的控制下，分时施加到模拟芯核。测试控制器，用于控制自保持模拟测试接口，将测试激励分时施加到模拟芯核；还用于将模拟芯核产生的测试响应分时施加到输出模拟开关。输出模拟开关，用于将接收的测试响应发送到模拟测试响应输出通路。模拟测试响应输出通路，用于将测试响应发送到模拟/数字转换器ADC。图3是自保持模拟测试接口结构图，图3中，自保持模拟测试接口包括第一运算放大器0PA1、第二运算放大器0PA2、自保持电容C、第一模拟开关Si、第二模拟开关S2、第三模拟开关S3和第四模拟开关S4。第一模拟开关Sl的一端与模拟测试输入激励通路相连，另一端与第一运算放大器OPAl的同相输入端相连。第一运算放大器OPAl的反相输入端分别与其自身的输出端和第二模拟开关S2的
一端相连。第二模拟开关S2的一端与第一运算放大器OPAl的输出端相连，另一端分别与自保持电容C的一端和第二运算放大器0PA2的同相输入端相连，自保持电容C的另一端接地。第二运算放大器S2的反相输入端分别与其自身的输出端和第四模拟开关S4的一端相连。第四模拟开关S4的另一端与模拟芯核相连。第三模拟开关S3的一端与模拟测试输入激励通路相连，另一端与模拟芯核相连。在本发明中，第一运算放大器OPAl和第二运算放大器0PA2使用模拟测试研究领域经常采用的9-M0S管结构及SPICE模型实现。图4是采用9-M0S管结构的运算放大器结构图，图4中，M1-M9为MOS管，&在第一运算放大器OPAl中作为输出电阻R。ut ；在第二运算放大器0PA2中，作为输入电阻Rin。自保持模拟测试接口的工作过程是在测试激励施加时，第二模拟开关S2闭合， 自保持电容C与第一运算放大器OPAl的输出电阻R。ut构成RC组合；在保持过程中，第二模拟开关S2断开，自保持电容C与0PA2的输入电阻Rin构成RC组合。由于Rin ？ R。ut，可得到th。ld t。n，即保持时间远大于建立时间。因此，自保持模拟芯核测试外壳可以在实现测试激励高速施加的同时，确保在一定精度范围内，测试激励在一段时间内的暂存。
第一模拟开关Si，第三模拟开关S3和第四模拟开关S4由于主要起到模式选择的作用，在进行测试时，其开关状态固定，不需要频繁动作，对开关的性能要求较低，因此，在实现自保持模拟芯核测试外壳时，第一模拟开关Si,第三模拟开关S3和第四模拟开关S4采用了 4-M0S管的开关设计。考虑到自保持模拟芯核测试外壳设计中的第二模拟开关S2需要频繁动作，其动态导通电阻对测试精度结果影响较大，使用一般的模拟开关设计无法实现稳定的导通电阻，对测试频率和测试精度影响较大。因此，本发明在设计自保持模拟芯核测试外壳时，应用栅压自举开关设计理念，调整了 MOS管沟道参数，设计了适合自保持模拟芯核测试外壳的高速且导通电阻稳定的第二模拟开关S2，用以减少第二模拟开关S2本身频繁动作对测试精度的影响。在自保持电容C = IpF的情况下，采用Cadence Virtuoso软件分别进行低速自保持模拟芯核测试外壳和高速自保持模拟芯核测试外壳布局布线版图设计。其中，低速自保持模拟芯核测试外壳实现的版图面积为0. 13mmX0. 31mm，高速自保持模拟芯核测试外壳的版图面积为0. IOmmXO.沘讓。在分别实现了低速自保持模拟芯核测试外壳和高速自保持模拟芯核测试外壳的版图设计后，可提取寄生参数，采用Cadence公司的Spectre软件对这两种设计的捕获时间和自保持时间参数进行仿真，验证不同设计对于不同频率的测试激励加载的结果。图5是低速自保持模拟芯核测试外壳捕获时间仿真结果示意图。图5中，采用低速自保持模拟芯核测试外壳，实验其对一个5MHz阶跃电压的捕获时间和自保持时间参数。如图所示，当实验在施加测试激励为5MHz时，自保持模拟芯核测试外壳对于输入电压的捕获情况。在0-500ns过程中，第二模拟开关S2导通，测试输入电压在300ns时由IV阶跃为3V， 即有200ns的时间供低速自保持模拟芯核测试外壳捕获输入电压。由实验结果看出，此时的低速自保持模拟芯核测试外壳输出电压可以满足200ns的捕获时间，即可以实现对幅值为2V频率为5MHz的DAC输入测试激励的施加。在第二模拟开关S2断开后的12. 5 μ s内， 电压都保持在3V的0. 1 %精度之内，即自保持时间约为12. 5 μ s，可验证低速自保持模拟芯核测试外壳对于测试激励的暂存效果。观察低速自保持模拟芯核测试外壳输出电压，其由 IV至3V的最小捕获时间约为120ns。即只要DAC测试激励输入的时间超过捕获时间，低速自保持模拟芯核测试外壳即可实现对电压的捕获，按照此方法计算，可得低速自保持模拟芯核测试外壳可捕获的DAC的采样上限输入频率约为8MHz。当输入频率为5MHz时，第二模拟开关S2闭合，DAC测试激励施加到低速自保持模拟芯核测试外壳上的时间约0. 2 μ S。 自保持时间与此测试激励施加时间的比值即为可同时驱动的自保持模拟测试接口数量，约为250个。图6是高速自保持模拟芯核测试外壳捕获时间仿真结果示意图。图6是输入测试激励为50MHz时的捕获时间实验。由实验结果可观察到自保持模拟芯核测试外壳的输出可以在20ns之内捕获2V的输入电压，且其保持时间约为680ns。当输入频率为50MHz时，第二模拟开关S2闭合，DAC测试激励施加到低速自保持模拟芯核测试外壳上的时间约20ns， 可同时驱动的自保持模拟测试接口数量约为34个。而高速自保持模拟芯核测试外壳设计的最小捕获时间约为12ns，可实现最高频率80MHz的测试激励的捕获。由此说明，如果对运算放大器的设计进行优化，可实现高速的自保持模拟芯核测试外壳设计，满足较高频率测试激励施加的需求。若要满足更短捕获时间，可采用通频带更宽，性能更高的运算放大器实现更高频率的自保持模拟芯核测试外壳设计。虽然这些高性能的运算放大器相对于9-M0S 管运算放大器会占用更大的版图面积，但是在同等性能的DAC和ADC设计中同样需要有多个类似性能的运算放大器设计，自保持模拟芯核测试外壳的面积成本开销仍将远小于DAC 和ADC所占用的面积开销。图7是高速自保持模拟芯核测试外壳自保持输出波形示意图。图7中，输入为IMHz 的正弦波时，自保持模拟芯核测试外壳设计中第二模拟开关S2的开关频率为50MHz时，高速自保持模拟芯核测试外壳工作在多端口测试模式下，自保持模拟芯核测试外壳对此正弦输入波形的自保持输出阶梯状电压波形。说明其具有较强的自保持能力。本发明实现了复用单个DAC和ADC多端口的模拟测试激励施加和测试响应分析， 减少了片上系统的面积开销，降低了片上系统的成本；同时，在同一个时刻实现多个芯核的测试，提高了片上系统的测试效率。以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换， 都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
权利要求
1.一种自保持模拟芯核测试外壳，其特征是所述外壳包括模拟测试输入激励通路，用于接收数字/模拟转换器输出的测试激励；与所述模拟测试输入激励通路相连的自保持模拟测试接口，用于保持从模拟测试输入激励通路接收的测试激励，并在测试控制器的控制下，分时施加到模拟芯核；与自保持模拟测试接口相连的测试控制器，用于控制自保持模拟测试接口，将测试激励分时施加到模拟芯核；还用于将模拟芯核产生的测试响应分时施加到输出模拟开关；与所述测试控制器相连的输出模拟开关，用于将接收的测试响应发送到模拟测试响应输出通路；与所述输出模拟开关相连的模拟测试响应输出通路，用于将测试响应发送到模拟/数字转换器。
2.根据权利要求1所述的一种自保持模拟芯核测试外壳，其特征是所述自保持模拟测试接口包括第一运算放大器、第二运算放大器、自保持电容、第一模拟开关、第二模拟开关、 第三模拟开关和第四模拟开关；所述第一模拟开关一端与模拟测试输入激励通路相连，另一端与第一运算放大器的同相输入端相连；所述第一运算放大器的反相输入端分别与输出端和第二模拟开关的一端相连； 所述第二模拟开关的一端与第一运算放大器的输出端相连，另一端分别与自保持电容的一端和第二运算放大器的同相输入端相连； 所述自保持电容的另一端接地；所述第二运算放大器的反相输入端分别与输出端和第四模拟开关的一端相连； 所述第四模拟开关的另一端与模拟芯核相连；所述第三模拟开关的一端与模拟测试输入激励通路相连，另一端与模拟芯核相连。
3.根据权利要求2所述的一种自保持模拟芯核测试外壳，其特征是所述第一运算放大器和第二运算放大器采用9-M0S管结构。
4.根据权利要求2所述的一种自保持模拟芯核测试外壳，其特征是所述第一模拟开关、第三模拟开关和第四模拟开关采用4-M0S管结构。
5.根据权利要求1所述的一种自保持模拟芯核测试外壳，其特征是所述自保持电容为lpF。
全文摘要
本发明公开了电子信息技术片上系统设计技术领域中的一种自保持模拟芯核测试外壳。包括模拟测试输入激励通路、自保持模拟测试接口、测试控制器、输出模拟开关、模拟测试响应输出通路。模拟测试输入激励通路与自保持模拟测试接口相连，自保持模拟测试接口与测试控制器相连，测试控制器与输出模拟开关相连，输出模拟开关与模拟测试响应输出通路相连；自保持模拟测试接口和输出模拟开关分别与模拟芯核相连。本发明实现了复用单个DAC和ADC多端口的模拟测试激励施加和测试响应分析。
文档编号G01R31/316GK102156257SQ201110053108
公开日2011年8月17日 申请日期2011年3月4日 优先权日2011年3月4日
发明者李积惠, 杨士元, 王红, 靳洋 申请人:清华大学
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