专利名称：用于功能验证多管芯3d ic的系统和方法
技术领域：
本发明一般地涉及半导体技术领域，更具体地来说，涉及功能验证多管芯3D IC的系统和方法。
背景技术：
3D结构或3D芯片叠层(本文中有时被称为“3D叠层”、“3D 1C”、“管芯叠层”)包括芯片定位在一个以上的平面上且可以水平和垂直地集成到单个电路(诸如片上系统)中的架构。此外,3D IC还包括电路中存在一个以上的垂直芯片叠层的情况。而且，如本领域技术人员所熟悉的，3D IC上的芯片可以是不同类型，例如但不仅限于:处理器、存储器(各种类型和容量)、数字信号处理器(“DSP”)、射频(“RF”)�？榈�。图1中的系统100示出了典型的现有3D IC验证方法系统，图1示出了现有技术的3D IC验证方法系统的简化的原理图。在3D IC叠层中堆叠四个独立管芯，S卩，管芯A 102、管芯B 103、管芯C 104和管芯D 105，叠层可操作地连接至测试台101，从而使得只有管芯A直接连接至测试台，并且叠层中的其他管芯的每一个均没有直接连接至测试台，其中，叠层中的其他管芯的每一个都如图所示分别通过管芯间界面107、108和109分离。本领域公知的外围驱动器106也附接至测试台101。通过箭头1A、1B、1C、1D、2B、2C、2D、3C、3D和4D示出管芯A至管芯D的相互作用。为了使用测试台101和外围驱动器106实施管芯A 102的功能验证，必须考虑到叠层中的所有管芯之间的相互作用，由此需要作为一个互连系统来验证3D IC的功能。因此，验证管芯A 102需要包括:经过相互作用IA的测试台101 (和与其连接的外围驱动器106)、经过相互作用2B的管芯B、经过相互作用2C的管芯C以及经过相互作用2D的管芯D。类似地，验证管芯C 104需要包括:经过相互作用IC的测试台101 (和与其连接的外围驱动器106)、经过相互作用2C 的管芯A、经过相互作用3C的管芯B以及经过相互作用4D的管芯D。对管芯B和管芯D存在类似的验证要求。而且，典型的现有3D IC验证方法限于信号电平的验证。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于验证布置在管芯叠层内的多个管芯中的管芯的功能的方法，所述方法包括以下步骤:(a)可操作地将所述多个管芯中的第一管芯连接至测试台和第一外围模型；(b)验证所述第一管芯的功能，从而产生第一格式的第一输入/输出(IO)轨迹；(C)使所述第一管芯与所述测试台断开；(d)将所述第一格式的第一 IO轨迹转换为第二格式的第一 IO轨迹；(e)可操作地将所述多个管芯中的第二管芯连接至所述测试台和第二外围模型；(f)将所述第二格式的第一 IO轨迹应用于所述测试台；以及(g)验证所述第二管芯的功能。在该方法中，所述管芯叠层是3维叠层。在该方法中，所述第一格式是信号级格式。
在该方法中，所述第一格式是改值转储(“VCD”)格式。在该方法中，所述第二格式是交易级格式。在该方法中，所述第二格式是通用验证方法(“UVM”)格式。在该方法中，验证所述第二管芯的功能包括将用于所述第二管芯的测试输入应用于所述测试台。该方法进一步包括以下步骤:(h)通过验证所述第二管芯的功能产生所述第一格式的第二 IO轨迹；(i)使所述第二管芯与所述测试台断开；(j)将所述第一格式的第二 IO轨迹转换为所述第二格式的第二 IO轨迹；(k)可操作地将所述多个管芯中的第三管芯连接至所述测试台和第三外围模型；(I)将所述第二格式的第二 IO轨迹应用于所述测试台；以及(m)验证所述第三管芯的功能。在该方法中，验证所述第三管芯的功能包括将用于所述第三管芯的测试输入应用于所述测试台。根据本发明的另一方面，提供了一种用于测试布置在管芯叠层内的多个管芯中的每一个管芯的方法，其中，用于叠层内的每一个独立管芯的第一测试程序要求同时运行所述叠层内的每一个管芯，包括替换测试程序的改进包括以下步骤:(a)使用测试台测试所述叠层内的第一管芯，而没有同时运行所述叠层内的其他管芯；以及(b)使用所述测试台和至少部分通过测试所述叠层内的所有先前被测试管芯所产生的输入/输出(“10”)轨迹来测试所述叠层内的第二管芯，在执行所述第二管芯的测试的同时没有在运行所述叠层内的其他管芯。在该方法中，测试所述第二管芯包括将用于所述第二管芯的测试输入应用于所述测试台。
在该方法中，测试所述叠层内的所述第一管芯包括使用第一外围模型。在该方法中，测试所述叠层内的所述第二管芯包括使用第二外围模型。在该方法中，完成所述第一测试程序所需要的时间是所述叠层内的管芯数量的二阶函数，而完成所述替换测试程序所需要的时间是所述叠层内的管芯数量的一阶函数。根据本发明的又一方面，提供了一种用于验证布置在管芯叠层内的多个管芯中的管芯的功能的系统，所述系统包括:所述多个管芯中的第一管芯，可操作地连接至测试台且可操作地连接至第一外围模型，从而验证所述第一管芯的功能并产生第一格式的第一输入/输出(“10”)轨迹；存储设备，用于存储所述第一格式的第一 IO轨迹；转换单元，用于将所述第一格式的第一 IO轨迹转换为第二格式的第一 IO轨迹；以及所述多个管芯中的第二管芯，代替所述第一管芯可操作地连接至所述测试台且可操作地连接至第二外围模型，其中，将所述第二格式的第一 IO轨迹应用于所述测试台，从而验证所述第二管芯的功能。在该系统中，所述管芯叠层是3维叠层。 在该系统中，所述第一格式是信号级格式。在该系统中，所述第一格式是改值转储(“V⑶”)格式。在该系统中，所述第二格式是交易级格式。在该系统中，所述第二格式是通用验证方法(“UVM”)格式。该系统进一步包括测试输入设备，当所述测试台可操作地连接至所述第二管芯时，所述测试输入设备可操作地连接至所述测试台，从而将用于所述第二管芯的测试输入应用于所述测试台。该系统进一步包括:所述存储设备，用于存储通过验证所述第二管芯的功能产生的所述第一格式的第二 IO轨迹；所述转换单元，用于将所述第一格式的第二 IO轨迹转换为所述第二格式的第二 IO轨迹；以及所述多个管芯中的第三管芯，代替所述第二管芯可操作地连接至所述测试台且可操作地连接至第三外围模型，其中，将所述第二格式的第二 IO轨迹应用于所述测试台，从而验证所述第三管芯的功能。该系统进一步包括:测试输入设备，当所述测试台可操作地连接至所述第三管芯时，所述测试输入设备可操作地连接至所述测试台，从而将用于所述第三管芯测试输入应用于所述测试台。
图1是现有技术的3D IC验证方法系统的简化的示意图。图2是根据本公开的实施例的3D IC验证方法系统的简化的示意图。图3是图1和图2中所示3D IC验证方法的简化的概念图，指示图1和图2验证方法所需仿真时间的比较。图4是根据本公开的实施例的用于功能验证3D IC叠层内的独立芯片的方法的流程图。图5是根据本公开的实施例的用于功能验证3D IC叠层内的独立芯片的方法的流程图。
具体实施例方式
参考附图，其中，用类似的参考标号指定类似的元件以便于理解本公开，描述了功能验证多管芯3D IC的系统和方法的各种实施例。本公开的实施例克服了与3D IC的功能验证方法相关的困难，避免采用传统功能验证方法时必须付出的代价，即，耗时、劳动密集、复杂以及需要过多的资源。本发明的主旨在于允许增加用于3D管芯叠层内任意数量管芯的管芯验证环境的重复利用率。而且，本公开的实施例具有以下优点:通用验证方法(“UVM”)处理使得管芯边界处的功能活动的清晰示图易于调试，并增加了测试操作者按需控制和/或改变UVM处理的能力。这些优点使得总仿真和/或验证时间、调试时间及总开发时间最小化，从而提供了推向市场的较短时间及其伴随的经济优势。在一个实施例中，如下文中更具体地描述的，管芯叠层内的管芯的验证方法包括:可操作地将管芯叠层内的第一管芯连接至测试台及第一外围模型；验证第一管芯的功能，从而产生第一格式的第一输入/输出(“10”)轨迹(trace);从测试台断开第一管芯；将第一 IO轨迹转换为第二格式；可操作地将管芯叠层内的第二管芯连接至测试台及第二外围模型；将第二格式的第一 IO轨迹应用于测试台，并验证第二管芯的功能。在另一个实施例中，通过验证第二管芯产生第一格式的第二 IO轨迹；从测试台断开第二管芯；将第二 IO轨迹转换为第二格式；可操作地将管芯叠层内的第三管芯连接至测试台及第三外围模型；将第二格式的第二 IO轨迹应用于测试台，并验证第三管芯的功能。在又一个实施例中，如下文中更具体地描述的，为了测试管芯叠层中的每一个管芯，其中，叠层内的每一个独立管芯的第一测试程序都需要同时运行叠层内的每一个管芯，该实施例提供了改进的替换测试程序，使用测试台测试叠层内的第一管芯，无需同时运行叠层内的其他管芯；使用测试台和至少部分通过测试叠层内的所有先前测试的管芯所产生的IO轨迹来测试叠层内的第二管芯，实施第二管芯的测试无需同时运行叠层内的其他管芯。在又一个实施例中，其中，完成第一测试程序所需要的时间是叠层内管芯数量的二阶函数，由于完成替换测试程序所需要的时间是叠层内的管芯数量的一阶函数，所以替换测试程序减少了完成测试所需要的时间。在又 一个实施例中，如下文中更具体地描述的，提出了验证布置在管芯叠层内的管芯的功能的系统，包括:管芯叠层内的第一管芯，可操作地将第一管芯连接至测试台并可操作地连接至第一外围模型，从而验证第一管芯的功能并产生第一格式的第一 IO轨迹；存储设备，存储第一格式的第一 IO轨迹；转换单元，把第一格式的第一 IO轨迹转换为第二格式的第一 IO轨迹；以及管芯叠层内的第二管芯，替换第一管芯可操作地将第二管芯连接至测试台并可操作地将其连接至第二外围模型，将第二格式的第一 IO轨迹应用于测试台，从而验证第二管芯的功能。在又一个实施例中，系统进一步包括:存储设备，存储第一格式的第二 IO轨迹，其中通过验证第二管芯的功能产生第二 IO轨迹；转换单元，把第一格式的第二 IO轨迹转换为第二格式的第二 IO轨迹；及管芯叠层内的第三管芯，替换该第二管芯，可操作地将第三管芯连接至上述测试台并可操作地将其连接至第三外围模型，其中，将第二格式的第二 IO轨迹应用于测试台，从而验证第三管芯的功能。现在，参考图2，提供根据本公开实施例的3D IC验证方法系统200的简化原理图。系统200用于单独验证管芯叠层(诸如3维叠层)内的管芯的功能。管芯A 210位于管芯叠层内，可操作地将该管芯A 210连接至测试台201A (其为UVM测试台)，并且管芯A还可操作地连接至管芯A的外围模型211。使用测试台和管芯A的外围模型进行管芯A的功能验证测试。管芯A的功能验证测试产生第一格式的第一 IO轨迹,将第一格式的第一 IO轨迹传送至存储设备203B。第一格式可以是信号级格式(signal level format),还可以是改值转储(Value Change Dump, “V⑶”)格式。第一格式的第一 IO轨迹被送至转换器202B,其将第一格式的第一 IO轨迹变更为第二格式的第一 IO轨迹。可选地,第一格式的第一 IO轨迹直接被传送至转换器202B而没有传送至存储设备203B。第二格式可以是交易级格式(transaction level format),诸如通用验证方法(Universal VerificationMethodology “UVM”)格式。然后，如下所述，转换器202B是V⑶至UVM转换器。为了验证管芯B 220的功能，将第二格式的第一 10轨迹应用于测试台201B，测试台201B可以是与测试台201A相同的测试台。如下文中更具体地描述的，存储设备203B、转换器202B及测试台201B组成测试环境204B，测试环境204B可再次用于验证管芯叠层内的其他管芯。为了验证管芯B 220的功能，测试台201A和201B是同一测试台，使管芯A 210与测试台断开并且可操作地将管芯B连接在管芯A210的位置。管芯B 220还可操作地连接至管芯B的外围模型221。现在使用第二格式的第一 10轨迹进行管芯B的功能验证测试，将第二格式的第一 10轨迹应用于如上所述的测试台201B。在验证管芯B的功能的可选实施例中，除了第二格式的第一 10轨迹应用于测试台以外，UVM格式的其他测试输入也可以通过器件/电路222应用于测试台201B。在另一实施例中，管芯B 220的功能验证测试产生第一格式的第二 10轨迹，将第一格式的第二 IO轨迹传送至存储设备203C。第一格式可以是信号级格式,如V⑶格式。如上所述，存储设备203C、转换器202C及测试台20IC共同组成测试环境204C，测试环境204C可以与测试环境204B相同。第一格式的第二 IO轨迹从存储设备203C传送至转换器202C，以将第一格式的第二 IO轨迹改变为第二格式的第二 IO轨迹。可选地，第一格式的第二 IO轨迹直接传送至转换器202C而没有传送至存储设备203C。第二格式可以是交易级格式，并且还可以是UVM格式。转换器202C也是V⑶至UVM转换器。如下所述，为验证管芯C 230的功能，将第二格式的第二 IO轨迹应用于测试台201C，测试台201C可以是与测试台201B及20IA相同的测试台。为了验证管芯C 230的功能，其中，测试台201C和201B相同，使管芯B 220与测试台断开，管芯C可操作地连接在管芯B 220的位置。管芯C 230还可操作地连接至管芯C的外围模型231。如上所述，现在使用第二格式的第二 IO轨迹进行管芯C的功能验证测试，将第二格式的第二 IO轨迹应用于测试台201C。在验证管芯C的功能的可选实施例中，除了第二格式的第二 IO轨迹被应用于测试台以外，UVM格式的其他测试输入也可以通过器件/电路232应用于测试台201C。管芯C 230的功能验证测试产生第一格式的第三IO轨迹，可以将第一格式的第三IO轨迹应用于用于实施管芯叠层内的其他管芯的功能验证测试的其他验证环境(未示出)。因此，如上所述， 为了功能验证测试管芯叠层内的其他的管芯，系统200允许重复利用验证环境。测试每一个管芯不需要同时运行叠层内的任意其他管芯。而且，通过系统200测试的每个后续管芯都使用至少部分通过测试叠层内的所有先前被测试管芯而产生IO轨迹作为输入。现在，参考图3，提供图1和图2中示出的3D IC验证方法的简化的概念图300，图3表明图1和图2验证方法的仿真(例如，验证功能测试)时间需求的比较。为了清楚起见，并没有示出测试系统的所有细节。对于仿真时间350A来说，使用与图1中所示的方法类似的方法，示出了管芯叠层370A，管芯叠层370A包括三个管芯:管芯A 310A、管芯B 320A和管芯C 330A。在管芯叠层371A中示出了管芯A的测试。由于管芯叠层371A内的每一个管芯都被互连，所以为了测试一个管芯，必须运行叠层内所有的管芯。因此，完成管芯A的测试的时间是3T，其中，T是一个管芯的仿真时间。类似地，在管芯叠层372A中示出了管芯B的测试，其中，完成管芯B的测试的时间再次为3T。相应地在管芯叠层373A中示出了管芯C的测试，其中，完成管芯C的测试的时间再次为3T。使用350A方法完成管芯叠层内的管芯测试的时间通�？梢员硎境晒�360A，其中，N是叠层内的管芯的数量。从公式360A可以看出，使用350A方法完成管芯叠层测试的时间是管芯叠层内的管芯数量N的二阶函数。对于具有三个管芯的管芯叠层370A，公式360A使得管芯叠层370A的总仿真时间值为9T。对于仿真时间350B，使用与图2中所示的方法类似的方法，示出了管芯叠层370B，包括三个管芯:管芯A 310B、管芯B 320B和管芯C 330B。在371B中示出了管芯A的测试，其中，管芯A连接至外围模型A 311，并且为了清楚起见，没有示出测试系统的其他细节。如上所述，参考图2，在371B的测试布置中，仅需要运行管芯A。因此，完成管芯A测试的时间是T。同样地，在用于测试管芯B的372B的测试布置中，将管芯B连接至外围模型B 321，完成管芯B测试的时间是T。这同样适用于测试管芯C，在373B的测试布置中将管芯C连接至外围模型C 331，测试管芯C的时间是T。因此，使用350B方法完成管芯叠层内的管芯测试的时间通�？梢员硎疚�360B，其中，N是叠层内的管芯的数量。从公式360B可以看出，使用350B方法完成管芯叠层测试的时间是管芯叠层内的管芯数量N的一阶函数。对于具有三个管芯的管芯叠层370B来说，公式360B使得管芯叠层370B的总仿真时间值为3T。图4是根据本公开实施例的功能性验证3D IC叠层内的各个芯片的方法的流程图400。在实施例中，在框401中，如上所述，管芯叠层内的第一管芯可操作地连接至测试台。在框402中，第一管芯可操作地连接至第一外围模型。在框403中，如上所述，验证第一管芯的功能，从而在框404中，产生第一格式的第一 IO轨迹。在框405中，第一管芯与测试台断开。在框406中，如上所述，将第一格式的第一 IO轨迹转换为第二格式的第一 IO轨迹。在框407中，管芯叠层内的第二管芯可操作地连接至第一管芯在框401中连接并在框405中断开的测试台。在框408中，第二管芯可操作地连接至第二外围模型。在框409中，第二格式的第一 IO轨迹应用于测试台，从而在框410中，验证第二管芯的功能。可选地，如上所述，在框411中，第二管芯的测试输入可被应用于测试台，其与第二格式的第一 IO轨迹一起在框410中用于验证第二管芯的功能。在另一个实施例中，如上所述，在框410中验证第二管芯的功能，如上所述，在框412中产生第一格式的第二轨迹。在框413中，第二管芯与测试台断开。如上所述，在框414中，将第一格式的第二 IO轨迹转换为第二格式的第二 IO轨迹。在框415中，管芯叠层内的第三管芯可操作地连接至第二管芯在框407中连接且在框413中断开的测试台。在框416中，第三管芯可操作地连接至第三外围模型。在框417中，第二格式的第二 IO轨迹被应用于测试台，从而在框418中验证第三管芯的功能。可选地，如上所述，在框419中，第三管芯的测试输入被应用于测试台，其与第二格式的第二 IO轨迹一起在框418中用于验证第三管芯的功能。在又一实施例中，在框418中，第三管芯的功能验证产生第一格式的第三IO轨迹，可以以上述类似的方式将其用于验证第N个管芯的功能。因此，对于管芯叠层内所有N个管芯来说，可以重复此过程。
现在参考图5，提供了根据本公开实施例的功能性验证3D IC叠层内的各个芯片的方法500的流程图。在框501中，使用测试台测试管芯叠层内的第一管芯(例如，验证管芯的功能)，其中，在测试第一管芯期间，管芯叠层内的其他管芯没有同时运行。在框503中，在测试第一管芯期间，第一外围模型可操作地连接至第一管芯。在框502中，使用测试台和至少部分通过测试叠层内的所有先前被测试管芯所产生的IO轨迹来测试管芯叠层内的第二管芯，其中，在测试第二管芯期间，管芯叠层内的其他管芯没有同时运行。在框504中，在测试第二管芯期间，第二外围模型可操作地连接至第二管芯。如图2至图5中示出的各种布置和实施例所示，描述了功能验证多管芯3D IC的系统和方法。虽然描述了本公开的优选实施例，但是应该理解，所述实施例仅为说明性的，当本领域技术人员通过审阅本文以后，自然进行的许多变化和修改符合全方位等价时，发明的范围由所附权利要求唯一地进行限定。
权利要求
1.一种用于验证布置在管芯叠层内的多个管芯中的管芯的功能的方法，所述方法包括以下步骤: (a)可操作地将所述多个管芯中的第一管芯连接至测试台和第一外围模型； (b)验证所述第一管芯的功能，从而产生第一格式的第一输入/输出(IO)轨迹； (c)使所述第一管芯与所述测试台断开； (d)将所述第一格式的第一IO轨迹转换为第二格式的第一 IO轨迹； (e)可操作地将所述多个管芯中的第二管芯连接至所述测试台和第二外围模型； (f)将所述第二格式的第一IO轨迹应用于所述测试台；以及 (g)验证所述第二管芯的功能。
2.根据权利要求1所述的方法，其中，所述管芯叠层是3维叠层。
3.根据权利要求1 所述的方法，其中，所述第一格式是信号级格式。
4.根据权利要求3所述的方法，其中，所述第一格式是改值转储(“VCD”)格式。
5.根据权利要求3所述的方法，其中，所述第二格式是交易级格式。
6.根据权利要求5所述的方法，其中，所述第二格式是通用验证方法(“UVM”)格式。
7.根据权利要求1所述的方法，其中，验证所述第二管芯的功能包括将用于所述第二管芯的测试输入应用于所述测试台。
8.根据权利要求1所述的方法，进一步包括以下步骤: (h)通过验证所述第二管芯的功能产生所述第一格式的第二IO轨迹； (i)使所述第二管芯与所述测试台断开； (j)将所述第一格式的第二 IO轨迹转换为所述第二格式的第二 IO轨迹； (k)可操作地将所述多个管芯中的第三管芯连接至所述测试台和第三外围模型； (I)将所述第二格式的第二 IO轨迹应用于所述测试台；以及 (m)验证所述第三管芯的功能。
9.一种用于测试布置在管芯叠层内的多个管芯中的每一个管芯的方法，其中，用于叠层内的每一个独立管芯的第一测试程序要求同时运行所述叠层内的每一个管芯，包括替换测试程序的改进包括以下步骤: (a)使用测试台测试所述叠层内的第一管芯，而没有同时运行所述叠层内的其他管芯；以及 (b)使用所述测试台和至少部分通过测试所述叠层内的所有先前被测试管芯所产生的输入/输出(“10”)轨迹来测试所述叠层内的第二管芯，在执行所述第二管芯的测试的同时没有在运行所述叠层内的其他管芯。
10.一种用于验证布置在管芯叠层内的多个管芯中的管芯的功能的系统，所述系统包括: 所述多个管芯中的第一管芯，可操作地连接至测试台且可操作地连接至第一外围模型，从而验证所述第一管芯的功能并产生第一格式的第一输入/输出(“10”)轨迹； 存储设备，用于存储所述第一格式的第一 IO轨迹； 转换单元，用于将所述第一格式的第一 IO轨迹转换为第二格式的第一 IO轨迹；以及所述多个管芯中的第二管芯，代替所述第一管芯可操作地连接至所述测试台且可操作地连接至第二外围模型，其中，将所述第二格式的第一 IO轨迹应用于所述测试台，从而验证所述第二管芯的功能。
全文摘要
公开了一种用于功能验证多管芯3D IC的系统和方法。该系统和方法包括用于独立测试管芯叠层内的每一个管芯的可重复利用的验证环境，而不需要同时运行叠层内的所有管芯。系统和方法包括将来自管芯验证测试的输入/输出(“IO”)轨迹从第一格式转换为第二格式，以提高性能。
文档编号G01R31/28GK103226179SQ20121031411
公开日2013年7月31日 申请日期2012年8月29日 优先权日2012年1月27日
发明者斯坦利·约翰, 阿肖克·梅赫塔, 桑迪·库马·戈埃尔, 丁凯原 申请人:台湾积体电路制造股份有限公司
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