专利名称：路径延时在线测量电路的制作方法
路径延时在线测量电路
技术领域：
本发明涉及集成电路技术，特别是涉及一种对超大规模集成电路中部分路径进行路径延迟在线测量的路径延时在线测量电路。
背景技术：
随着半导体产业生产工艺的不断进步，不断升级的超大规模集成电路展现出更强的功能与更低的成本。但同时，集成电路的性能呈现出越来越显著的不可预测性(即不同时刻、环境下其性能差异相当大)。这是因为生产制程中的偏差、工作时的环境参数变化、 以及老化效应等因素对集成电路性能的影响越来越严重。相应地，对于集成电路的时序正确性(大多数情况下是集成电路最重要的性能指标)，通常的测试方案是通过在外部的测试仪上对集成电路运行生产测试程序。但这种测试方法已经越来越难以保证时序正确性。 自动测试仪本身不可避免地引入了测量误差，这一误差对于测量越来越精密的集成电路时序性能，表现出越来越严重的干扰。另外，常用的不依赖外部自动测试仪的芯片上的测量电路，无法进行在线测量，而能够进行在线测量的测量电路其测量精度很低。
发明内容基于此，有必要提供一种路径延时在线测量电路，能够实现很高的测量精度且对待测线路干扰较小。该路径延时在线测量电路包括与待测电路相连的测量触发模块，与测量触发�？橄嗔⒖刂撇饬看シ⒛？榇吹男藕叛≡裢ü拇庠囱≡衲？椋氪庠囱≡衲？橄嗔⒍源庠囱≡衲？榇吹男藕沤醒邮辈饬康难邮辈饬磕？椋胙邮辈饬磕？橄嗔⒍匝邮辈饬磕？榈难邮辈饬啃畔⒔写娲⒌拇娲⒛？椋约翱刂撇饬看シ⒛？椤� 待测源选择模块及存储�？樵诵械目刂颇？樵谟叛〉氖凳├校霾饬看シ⒛？榘ń獾缏酚氪庠囱≡衲？楦艟吹亩喔霾饬看シ⑵�。在优选的实施例中，所述测量触发器包括输入选择器、主锁存器、从锁存器、第一反相器、第二反相器及多路选择器，所述输入选择器的输出端与所述主锁存器的输入端相连，所述主锁存器的输出端与所述从锁存器的输入端相连，所述从锁存器的输入端与所述第一反相器的输入端相连，所述主锁存器及从锁存器的时钟信号端相互连接后与所述第二反相器的输入端相连，所述第一反相器的输出端和所述第二反相器的输出端分别与所述多路选择器的两个输入端相连。在优选的实施例中，所述待测源选择�？榘ú≡裥藕诺男藕叛≡衲？楹陀胄藕叛≡衲？橄嗔�、根据信号选择�？榈难≡裥藕叛⊥ㄏ嘤β肪兜母从闷�。在优选的实施例中，所述信号选择模块包括判断输入信号是否发生逻辑值转变的逻辑值转变探测器和与逻辑值转变探测器相连、对优先级最高的信号进行编码的优先级编码器。在优选的实施例中，所述延时测量�？榘ǘ嗉堆邮辈饬康缏罚雒考堆邮辈饬康缏肪哂行藕攀淙攵薉I，信号输入端Cl，延时输出端D0，延时输出端CO和结果输出端Q， 多级延时测量电路之间通过使当前级的信号输入端DI连接前级的延时输出端D0，当前级的信号输入端CI连接前级的延时输出端CO形成级联结构，且每级均通过结果输出端Q输
出ο在优选的实施例中，所述延时测量电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、D触发器和多路选择器；所述第一缓冲器、第二缓冲器串联，且所述第一缓冲器的输出端连接第二缓冲器的输入端，所述第一缓冲器的输入端作为延时测量电路的信号输入端DI，所述第一缓冲器的输出端与D触发器的D端相连，所述第二缓冲器的输出端作为延时测量电路的延时输出端DO ；所述第三缓冲器、第四缓冲器相并联，第三缓冲器、第四缓冲器的输入端与D触发器的CK端相连且作为延时测量电路的信号输入端Cl，第三缓冲器、第四缓冲器的输出端分别输入多路选择器的两个输入端口，D触发器的Q端与多路选择器的控制端相连，所述多路选择器的输出端作为延时测量电路的延时输出端CO，D触发器的Q端作为延时测量电路的结果输出端Q。在优选的实施例中，所述存储�？榇娲⒌难邮辈饬啃畔ú饬看シ⑵鞯谋嗪�、 测量类型以及延时时间。在优选的实施例中，所述延时测量模块采用时钟信号、控制信号与同步信号其中之一作为基准。在上述路径延时在线测量电路中，控制�？榭刂撇饬看シ⒛？橹糜谔秸肼肪堆邮辈饬磕Ｊ剑允共饬看シ⒛？槭涑鲂Ｗ夹藕牛紫龋眯Ｗ夹藕叛靥秸肼肪洞ブ裂邮辈饬康ピ蝗缓螅庠囱≡衲？榈男藕叛≡衲？楹透从闷饕来窝⊥ǜ魈趼肪洞渲裂邮辈饬磕？榻胁饬坎⒂纱娲⒛？榇娲ⅲ淮耸钡玫礁魈跆秸肼肪兜难邮�。另外，控制模块控制测量触发�？橹糜谧苎邮辈饬磕Ｊ剑紫龋庑藕叛馗髯缘奶秸肼肪洞サ叫藕叛≡衲？椋蝗缓螅庠囱≡衲？榈男藕叛≡衲？椴惶籽≡裥藕乓宰魑从闷鞯目刂菩藕牛刂聘从闷餮⊥ㄏ嘤Φ穆肪叮怪挥幸宦沸藕磐ü从闷鞫绦ィ唤幼牛≡癯隼吹奈ㄒ灰宦沸藕偶绦ブ裂邮辈饬磕？椋⒃谀墙醒邮辈饬浚蝗缓螅邮辈饬康慕峁淙氲酱娲⒛？榻写娲ⅲ淮耸钡玫阶苎邮�。总延时减去探针路径的延时就可以得到待测路径的延时。 该路径延时在线测量电路通过测量触发�？槭迪执庠囱≡衲？橛氪獾缏返母衾耄獾缏酚敫寐肪堆邮痹谙卟饬康缏分涞母扇牛捎媒秸肼肪堆邮贝幼苎邮敝锌鄢玫酱獾缏仿肪堆邮钡幕恚颂秸肼肪兜牟蝗范ǘ圆饬吭斐傻奈蟛钣跋欤迪至烁呔炔饬�。该路径延时在线测量电路具有干扰�。饬烤雀撸缏飞杓萍虻ィ页杀镜偷挠诺�。
图1为本发明一个实施例的路径延时在线测量电路的总体框图；图2为测量触发�？榈牟饬看シ⑵鞯牡缏方峁雇迹煌�3为待测源选择�？榈男藕叛≡衲？榈牡缏纺？橥迹煌�4为图3所示信号选择模块的逻辑值转变探测器的电路结构图5为延时测量�？榈牡缏纺？橥迹煌�6为图5所示延时测量�？榈钠渲幸患堆邮辈饬康缏返牡缏方峁雇�。图7为存储�？榈拇娲⒌缏肥疽馔�。图8为延时测量�？榈墓ぷ鞑ㄐ瓮�。图9为本发明的路径延时在线测量电路应用于基准电路S38417进行路径延时测量得到的实验结果。图10为本发明的路径延时在线测量电路引入制造误差进行测量所得到的测量结^ ο
具体实施方式下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。请参考图1，本发明一个实施例提供一种路径延时在线测量电路。该路径延时在线测量电路包括与待测电路1相连的测量触发�？�2，与测量触发�？�2相连并控制测量触发�？�2传来的信号选择通过的待测源选择模块3，与待测源选择模块3相连并对待测源选择�？�3传来的信号进行延时测量的延时测量�？�4，与延时测量�？�4相连并对延时测量�？�4的延时测量信息进行存储的存储�？�5，以及控制测量触发�？�2、待测源选择�？� 3及存储�？�5运行的控制�？�6。其中，待测源选择�？�3由信号选择�？�8和复用器7 组成。将该路径延时在线测量电路接入待测电路1中，控制�？�6将测量触发�？�2置于探针路径(探针路径指的是从一个测量触发器到延时测量单元的路径，也即待测信号被引出而到达测量单元的路径)延时测量模式，以使之输出校准信号，此信号沿探针路径传播至延时测量�？�4 ；待测源选择�？�3依次选通各条路径，且每次只选通一条。便可测量得到各条探针路径的延时。然后，控制模块6将控制路径延时在线测量电路进入在线延时测量模式，信号沿待测电路1中待测路径传播到达末端后，被测量触发模块2引出进入该路径延时在线测量电路，并沿探针路径一直进入延时测量�？�4进行延时测量。此时所测量的延时值是待测路径和探针路径的总延时。最后，从总延时中减去所测量到的探针路径的延时，便得到待测路径的延时。下面将具体介绍一下该路径延时在线测量电路的各个�？�。请参考图1与图2，测量触发�？�2包括将待测电路1与待测源选择�？�3隔绝开来的多个测量触发器20。该测量触发器20除了实现通常的扫描触发器的功能之外，还能将待测信号和校准信号按需引入延时测量�？�。该测量触发器20包括输入选择器(T1) 21、主锁存器22、从锁存器23、第一反相器(Etl) 24、第二反相器(E1) 25及多路选择器(Mtl) 26。输入选择器21的输出端与主锁存器22的输入端相连，主锁存器22的输出端与从锁存器23的输入端相连，从锁存器23的输入端与第一反相器(Etl) 24的输入端相连，主锁存器22及从锁存器23的时钟信号端相互连接后与第二反相器(E1) 25的输入端相连，第一反相器(Etl)M 的输出端和第二反相器(E1) 25的输出端分别与多路选择器(Mtl) 26的两个输入端相连。其中从锁存器20的输出端作为测量触发器20的输出端Q，多路选择器(Mtl) 26的输出端作为测量触发器20的M端，多路选择器(MtlUe的控制端作为测量触发器20的P端，输入选择器(T1) 21的数据输入端D作为测量触发器20的D端。该测量触发器20与通常的扫描触发器相比，在硬件开销上多了三个门，即两个反相器(Etl) 24、(E1) 25和一个多路选择器(Mtl) 26。 两个反相器(Etl) 24、(E1) 25的作用是将待测的功能电路1与待测源选择�？�3隔绝开来，从而不干扰待测电路1的正常工作。在逻辑层面上，待测电路1完全意识不到所附加的测量电路，依然按照所设计的功能工作，从而简化了电路设计与运行。多路选择器沈的作用是对应于不同的测量模式，输出待测信号或校准信号。该测量触发器20与通常的扫描触发器相比，在输入、输出端口上，多了一个输入端口 P以及一个输出端口 M。端口 P接入控制�？�6的模式信号，以选择探针路径延时测量模式(P = 1)或总延时测量模式(P = 0)。对应于不同的模式，测量触发器20的M端输出相应的校准信号或待测信号，皆传输到延时测量�？�4进行测量。当控制�？�6控制测量触发器20处于探针路径延时测量模式(P = 1)时，测量触发器20中的时钟信号CK被选择通过多路选择器(Mtl) 26 (即通过第二反相器炻)25的信号)，并经由测量触发器20的M端输出。延时测量�？�4的一端始终与时钟信号相连，因此， 此时两个输入信号的时间差即为探针路径延时，也就意味着此时测量到探针路径的延时。当控制模块6控制测量触发器20处于总延时测量模式(P = O)时，主锁存器 22 (Master Latch)的输出经由第一反相器(Etl) 24，被多路选择器(Mtl) 26选通而引出测量触发器20的M端，也即意味着沿着待测路径传播至末端的信号被进一步引出测量触发器20 的M端，以输入到延时测量�？�4进行延时测量。此时所测的即为待测路径与探针路径的总延时。此处采用反相器实现待测电路1与待测源选择�？�3的隔离，在其它实施例中也可将反相器变更为其它器件，如与非门。此处，测量触发器20从主锁存器22 (Master Latch)输出位置(即主锁存器22的输出端)引出待测信号，传送至第一反相器(Etl) 24，在其它实施例中也可将待测信号的引出位置变更为其它合适位置，如主锁存器22的输入端、 测量触发器20的数据输入端D、测量触发器20的输出端Q等位置。当利用测量触发器20 的数据输入端D、测量触发器20的输出端Q引出待测信号时，可以使用常用的触发器，因为此时可以在触发器外引出待测信号，无需对触发器做内部的改变。请参考图3，在一个实施例中，待测源选择�？�3包括产生选择信号的信号选择�？�8和与信号选择�？�8相连、根据信号选择�？�8的选择信号选通相应路径的复用器7。 信号选择�？�8包括判断输入信号是否发生逻辑值转变的逻辑值转变探测器TD和与逻辑值转变探测器TD相连、对优先级最高的信号进行编码的优先级编码器。此处采用多条路径分享同一个延时测量电路的模式，并保证每一时刻只有一条路径被选通进行延时测量，以避免冲突和干扰，这样可大大降低路径延时在线测量电路的硬件数量与功耗。该待测源选择�？�3工作时，首先探测每条待测路径在特定的时间窗口内是否存在逻辑值转变，再从存在逻辑值转变的路径中选择一条优先级最高的路径进行延时测量。具体来讲，信号选择�？�8产生一套选择信号，以作为复用器7的控制信号，来控制复用器7选通相应的路径，从而使得多路信号中只有一路信号通过复用器7继续传播。 该信号选择�？�8主要有逻辑值转变探测器TD (Transition Detector)和优先级编码器组成。从各个输出端口 MtlJp... Mn出来的信号，沿各自的探针路径到达待测源选择模块3 后，首先进入各自的逻辑值转变探测器TD。当进入逻辑值转变探测器TD的输入信号在预定的时间内发生逻辑值的转变时，该逻辑值转变探测器TD的输出变为有效，否则保持无效状态。有效信号表示相应的路径发生了感兴趣的信号传播，等待进行延时测量。然后，在所有发生逻辑值转变的路径中选择一条优先级最高的路径传输至延时测量�？榻醒邮辈饬俊Ｇ氩慰纪�4，逻辑值转变探测器TD包括三个PMOS晶体管Pc^PpP2,五个NMOS晶体管Nc^NpNyN3、和N4,及一个或非门(V逻辑值转变探测器TD的主要是探测在给定的时间窗口内，输入信号D是否发生了逻辑值的转变，例如逻辑值从0变为1、或者从1变为0。该时间窗口的下界由输入信号IV，确定、上界由输入信号Tu确定。当逻辑值转变时，逻辑值转变探测器TD输出R变为逻辑1，否则保持0。请参看图5，该延时测量模块4包括多级延时测量电路S。S1,... Sm、&。每级延时测量电路具有信号输入端DI，信号输入端Cl，延时输出端D0，延时输出端CO和结果输出端Q，多级延时测量电路之间通过使当前级的信号输入端DI连接前级的延时输出端D0，当前级的信号输入端CI连接前级的延时输出端CO形成级联结构，且每级均通过结果输出端 Q输出。该延时测量�？榈纳杓剖腔谟伪暄邮毕叩牟饬炕怼Ａ礁鍪淙胄藕臨和T依次通过延时测量�？�4的每一级延时测量电路，输入信号R和输入信号T两者之间的时间差便会使得电路的各级输出(Qn-Qtl)呈现不同的组合，相应地，综合电路各级的输出便可得到延时测量的结果。该延时测量�？�4可以采用时钟信号、控制信号与同步信号其中之一作为基准(即与输入信号R和输入信号T之中的一个相连接)。该延时测量�？�4的各级延时测量电路&、S1, ... Sn_i、Sn详细设计如图6所示。 每一级电路包括第一缓冲器低)41、第二缓冲器(Bd)42、第三缓冲器(BJ43、第四缓冲器 (B1)44、、D触发器45和多路选择器46。其中第一缓冲器低)41、第二缓冲器(Bd)42串联， 且第一缓冲器(Bi) 41的输出端连接第二缓冲器(Bd) 42的输入端，第一缓冲器(Bi) 41的输入端作为延时测量电路的信号输入端DI，第一缓冲器低)41的输出端与D触发器45的D端相连，第二缓冲器(BD)42的输出端作为延时测量电路的延时输出端延时输出端DO。第三缓冲器(BJ43、第四缓冲器(B1)44相并联，第三缓冲器(BJ43、第四缓冲器低)44的输入端与 D触发器45的CK端相连且作为延时测量电路的信号输入端Cl，第三缓冲器(BJ43、第四缓冲器(B1)44的输出端分别输入多路选择器46的两个输入端口，D触发器45的Q端与多路选择器46的控制端相连，多路选择器46的输出端作为延时测量电路的延时输出端C0，D触发器的Q端作为延时测量电路的结果输出端Q。该延时测量电路利用D触发器在时钟上升沿对输入数据进行取值的原理，对两个输入信号的时间差进行比较而得到此级的输出，并根据比较的结果对此时间差进行相应的调整，从而使得两个信号在通过此级后具有新的时间差。请同时参考图5与图6，该延时测量�？�4不同于通常的游标延时线。在基于游标延时线的设计中，两个输入信号在各级电路中通过各自的延时线，两条延时线的延时并不相同，其差值称为特征延时差。在目前的游标延时线设计中，这两条延时线在各级具有相同的特征延时差d。而该延时测量模块中的各级具有按照指数分布的特征延时差值，即第i级中的特征延时差为Cli = CltlXZi，最末一级(即第0级)的为dQ。 相应的，基于通常游标延时线的测量中，测量结果的计算需要首先统计测量后输出为有效的级数m，进而得到测量结果为D = mX d。而该延时测量�？槲扌韬笮臣疲骷兜氖涑� (Qn. · · Q0)直接就是测量结果的二进制数值，D = (Qn. · · (^2Xdtl,其中，公式中小括号右下角的角标2表示二进制。由此可见，该延时测量�？榧蚧说缏飞杓坪褪荡�。通常的游标延时线中，各级电路对两个输入信号的延时差进行固定的处理，即输出的延时差等于输入的延时差减去本级的特征延时差。而在该延时测量�？橹校缛袅礁鍪淙胄藕诺难邮辈畲笥诒炯兜奶卣餮邮辈睿蚴涑龅难邮辈畹扔谑淙氲难邮辈罴跞ケ炯兜奶卣餮邮辈睿粗虮３植槐�。基于游标延时线的时间差测量，其量程是各级电路特征延时差的总和，而测量精度取决于最小的特征延时差。该延时测量�？槔米钅┮患�(即第0级)的小延时差实现了高测量精度，而利用指数增长的各级延时差实现了大量程，减少了电路的级数。延时测量�？楸冉狭礁鍪淙胄藕诺氖奔洳睿⒔耸奔洳钭只闹担佣奖阒蟮拇碛氪娲�。另外，延时测量�？榈囊欢耸贾沼胧敝有藕帕樱簿鸵馕蹲琶扛龃庑藕沤杂氪耸敝有藕沤惺奔洳畹谋冉�。延时测量�？榈墓δ苁墙礁鍪淙胄藕诺氖奔洳罱惺只嘀挚墒迪钟谛酒系难邮辈饬磕？槎伎梢杂糜诟醚邮辈饬磕？椤６舜Σ捎昧艘恢中碌难映俨饬磕？椋芄桓玫亟醒邮辈饬�。该延迟测量�？榈暮么ξ缘陀布迪指卟饬烤龋⑶夷芄唤饬拷峁苯邮只剖担蚧撕笮�。请参考图7，该路径延时在线测量电路的存储�？�5并不是简单的存储每一次的测量结果，那样会导致极大的存储空间需要。在一个实施例中，对于每个测量触发器20，仅为其配备2个存储单元，第一个存储单元存储路径延时的测量结果，第二个存储单元存储总延时的测量结果。例如，如果采用8级的延时测量单元，测量结果便为8位的二进制数， 每个测量触发器所需要的存储空间仅为16位，或2个字节(byte)；如若设置了 100个测量触发器，仅需200字节存储空间。每次测量之后，输入到存储�？�5的信息包括此次测量的信号所来自的测量触发器20编号、测量类型(探针路径延时、总延时)、延时时间。存储�？�5首先读取相应于此测量触发器20的存储单元的内容(即上一次的测量结果)并进行比较，仅当新的测量结果大于存储值的时候，才将存储单元的内容更新为新的测量结果(长延时是集成电路性能的决定性因素和电路监测的有用信息)。存储模块5与延时测量�？�4相连，延时测量的结果被传输到存储�？�5进行存储。如若没有对测量结果进行存储的存储�？�5，集成电路的主系统将不得不对每一次的测量结果做出应对反应，否则此次的测量数据将丢失而使得测量无意义。反之，存储�？�5的存在，使得集成电路的主系统仅需在需要的时候读取感兴趣的延时数值即可，否则无需进行任何操作，这样的设计使得在提供了丰富在线延时信息的同时，对主系统的负担增加很少。由上可见，本方案以极小的硬件开销，实现了有价值的测量结果的存储，从而对主系统的负担增加很少。下面将介绍一下该路径延时在线测量电路的测量过程。该路径延时在线测量电路的测量过程包括探针路径的延时测量和总延时的测量两个阶段。其中，在每个测量阶段，该路径延时在线测量电路实现延时测量的工作流程如下(1)待测信号沿各自的探针路径传播到该路径延时在线测量电路的电路中。
(2)待测信号首先到达待测源选择�？椋庠囱≡衲？榈男藕叛≡衲？椴惶籽≡裥藕牛宰魑从闷鞯目刂菩藕牛刂破溲⊥ㄏ嘤Φ穆肪叮佣沟枚嗦沸藕胖兄挥幸宦沸藕磐ü从闷鞫绦ァ�(3)选择出来的唯一一路信号继续传播至延时测量�？椋⒃谀墙醒邮辈饬俊�(4)延时测量的结果输入到存储�？榻写娲�。其中，探针路径指的是从一个测量触发器到延时测量单元的路径，也即待测信号被引出而到达测量单元的路径。在路径延时在线测量电路开始工作的时候，各条探针路径的延时首先被依次测量并存储。在探针路径延时测量阶段，控制模块将各个测量触发器置于探针路径延时测量模式，以使之输出校准信号，此信号沿探针路径传播至延时测量单元； 待测源选择�？榈亩嗦犯从闷饕来窝⊥ǜ魈趼肪叮颐看沃谎⊥ㄒ惶�。便可测量得到各条探针路径的延时。此处是将测量触发器引出的时钟信号作为校准信号，来进行探针路径延时的测量。在其它实施例中也可以采用其它信号，如控制信号、同步信号等作为校准信号。对于总延时的测量阶段，在进行了探针路径延时测量之后，路径延时在线测量电路的控制模块将控制路径延时在线测量电路进入在线延时测量模式。信号沿电路中待测路径传播到达末端后，被各个测量触发器进一步引出，沿探针路径一直进入延时测量�？榻醒邮辈饬�。此时所测量的延时值，是待测路径和探针路径的总延时。探针路径的延时和总延时被存储在存储�？橹校诘玫教秸肼肪兜难邮辈饬亢妥苎邮钡牟饬拷峁螅幼苎邮敝屑跞ニ饬康降奶秸肼肪兜难邮保愕玫酱饴肪兜难邮薄４舜鼋獾缏纺┒肆拥礁寐肪堆邮痹谙卟饬康缏分校诮醒邮辈饬恐校� 测量以及扣除这一条探针路径的延时。在一个实施例中，也可以将待测电路的信号输入端与信号输出端皆连接到该路径延时在线测量电路，在进行延时测量中，测量以及扣除与信号输入端、信号输出端两端分别相连的这两条探针路径的延时就可以得到待测电路的延时。下面是利用该路径延时在线测量电路做了一些实验来验证该路径延时在线测量电路的效果。请参考图8，在一个实验中，我们对该路径延时在线测量电路的延时测量�？榻辛斯δ苎橹�。延时测量�？榈墓δ苁墙礁鍪淙胄藕诺氖奔洳罱惺只�。在本实验中，延时测量单元有5级(S4 S3 S2 S1 S。)构成，各级的特征延时差分别为0. 32、0. 16、0.08、0.04、 0. 02纳秒，设定两输入信号Vin、V,ef的时间差为0. 45纳秒。从图8中的波形可以看出，测量单元各级的输出为Q4 Q3 Q2 Q1 Qtl = 1 0 1 1 0，意味着测量结果为D = (Qn.. .Q0)2Xd0 = (10110)2X0. 02 = 0.44纳秒。其中，公式中小括号右下角的角标2表示二进制。该延时测量结果与真实值0. 45纳秒相比，此测量值存在-0. 01纳秒的误差。请参考图9，在一个实验中，我们对该路径延时在线测量电路的测量精度进行验证。在该实验中，将该路径延时在线测量电路应用于ISCAS' 89的基准电路S38417进行路径延时测量。相应于该实验所需的测量范围，该实验实现了具有7级的测量单元，其中第i级的延时差为Cli = d0X2i = 0. 02X21纳秒。对其中最长的10条路径的延时测量结果如图所示。其中，第一栏No.为路径序号；第二栏dsimu是从SPICE数据中所得到的路径延时，可视为路径延时的真实值d ；第三栏dp为利用该路径延时在线测量电路所得到的探针路径延时的测量值；第四栏dt为利用该路径延时在线测量电路所得到的总延时的测量值； 第五栏d_ = dt_dp，为利用该路径延时在线测量电路所得到的待测路径延时的数值；第六栏Ad = droDA-dsimu，为利用该路径延时在线测量电路所得到的测量结果的绝对误差；第七栏Err= I Ad/dsimu|X100%，为利用该路径延时在线测量电路所得到的测量结果的相对误差。从实验结果可以看出，利用该路径延时在线测量电路所得到的测量结果，其绝对误差在[-dQ，d0]的范围内(此项实验中dQ = 0. 02纳秒)，因此，该路径延时在线测量电路具有很高的测量精度。请参考图10，在一个实验中，我们对该路径延时在线测量电路的制造误差对测量精度的影响进行验证。为了测试集成电路制造误差对该路径延时在线测量电路的影响，特意通过蒙特卡洛模拟的方式引入5%范围的制造误差(电路中每个CMOS晶体管在每次模拟中所引入的误差为随机值，但最大不超过5% )，并在此范围的制造误差存在的情况下，利用该路径延时在线测量电路对每一个待测目标进行1000次的测试，相应的测试结果的统计情况如图10 所示。其中，第一栏延时为待测的目标延时，从0.8至1. 15纳秒；第二栏至第七栏测量误差为具有不同误差的测量结果所占的比例。例如第三行第三栏的数值为13%，意味着在对 0. 8纳秒的延时所做的1000次测量中，具有-40皮秒(ps)误差的测量结果占有13%的比例(即 1000X13%= 130 次)。从图10中的实验数据可以总结出，近85%的测量结果其误差值在0.02纳秒的范围内。而最大的误差为0.06纳秒，所占的比例仅有0.1%。由此可见，该路径延时在线测量电路对制造误差不敏感，即在制造误差存在的情况下，依然可以获得高精度的延时测量结^ ο本发明的该路径延时在线测量电路可实现在集成电路芯片上的无干扰的在线延时测量。在附加该路径延时在线测量电路之后，集成电路依旧进行其本身的功能操作，在逻辑层面上完全没有意识到该路径延时在线测量电路的附加，仅在需要的时候读取感兴趣的数据即可。而该路径延时在线测量电路却可在电路工作的时候，对电路进行无干扰的延时测量，所得到的是真正的电路工作之中的路径延时数值。这是因为该路径延时在线测量电路通过该路径延时在线测量电路的测量触发器，将功能电路与测量电路隔绝开来，使得功能电路的功能操作不受干扰。在该路径延时在线测量电路中，通过将总延时减去探针路径延时而得到待测路径延时的测量机理，实现了高精度的测量，这是因为该路径延时在线测量电路消除了探针路径延时的不确定性。在芯片设计阶段并不能确定在最终制造出来的芯片中，探针路径的走向和长度，也就无法确定其延时。如若不能得到探针路径延时的准确数据，将大大降低对待测路径进行延时测量的精度，甚至使得测量的结果毫无价值。该路径延时在线测量电路通过测量触发器，发送校准信号通过探针路径，以测量延时路径的延时，消除探针路径对待测路径延时测量的干扰，提高了测量的精度。另外，该路径延时在线测量电路仅需路径末端连接到延时测量单元，可以大大降低电路的布线开销，尤其是在测量电路放置于靠近路径末端的情况下。该路径延时在线测量电路利用最末一级(即第0级)的小延时差实现了高测量精度，而利用指数增长的各级延时差实现了大量程，减少了电路的级数和硬件开销。 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
权利要求
1.一种路径延时在线测量电路，其特征在于，包括与待测电路相连的测量触发�？椋� 与测量触发�？橄嗔⒖刂撇饬看シ⒛？榇吹男藕叛≡裢ü拇庠囱≡衲？椋氪庠囱≡衲？橄嗔⒍源庠囱≡衲？榇吹男藕沤醒邮辈饬康难邮辈饬磕？椋胙邮辈饬磕？橄嗔⒍匝邮辈饬磕？榈难邮辈饬啃畔⒔写娲⒌拇娲⒛？椋约翱刂撇饬看シ⒛？�、待测源选择�？榧按娲⒛？樵诵械目刂颇？�。
2.根据权利要求1所述的路径延时在线测量电路，其特征在于，所述测量触发�？榘ń獾缏酚氪庠囱≡衲？楦艟吹亩喔霾饬看シ⑵鳌�
3.根据权利要求2所述的路径延时在线测量电路，其特征在于，所述测量触发器包括输入选择器、主锁存器、从锁存器、第一反相器、第二反相器及多路选择器，所述输入选择器的输出端与所述主锁存器的输入端相连，所述主锁存器的输出端与所述从锁存器的输入端相连，所述从锁存器的输入端与所述第一反相器的输入端相连，所述主锁存器及从锁存器的时钟信号端相互连接后与所述第二反相器的输入端相连，所述第一反相器的输出端和所述第二反相器的输出端分别与所述多路选择器的两个输入端相连。
4.根据权利要求1所述的路径延时在线测量电路，其特征在于，所述待测源选择�？榘ú≡裥藕诺男藕叛≡衲？楹陀胄藕叛≡衲？橄嗔�、根据信号选择�？榈难≡裥藕叛⊥ㄏ嘤β肪兜母从闷�。
5.根据权利要求4所述的路径延时在线测量电路，其特征在于，所述信号选择�？榘ㄅ卸鲜淙胄藕攀欠穹⑸呒底涞穆呒底涮讲馄骱陀肼呒底涮讲馄飨嗔�、对优先级最高的信号进行编码的优先级编码器。
6.根据权利要求1所述的路径延时在线测量电路，其特征在于，所述延时测量�？榘ǘ嗉堆邮辈饬康缏罚雒考堆邮辈饬康缏肪哂行藕攀淙攵薉I，信号输入端Cl，延时输出端D0，延时输出端CO和结果输出端Q，多级延时测量电路之间通过使当前级的信号输入端DI连接前级的延时输出端D0，当前级的信号输入端CI连接前级的延时输出端CO形成级联结构，且每级均通过结果输出端Q输出。
7.根据权利要求6所述的路径延时在线测量电路，其特征在于，所述延时测量电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、D触发器和多路选择器；所述第一缓冲器、第二缓冲器串联，且所述第一缓冲器的输出端连接第二缓冲器的输入端，所述第一缓冲器的输入端作为延时测量电路的信号输入端DI，所述第一缓冲器的输出端与D触发器的D端相连，所述第二缓冲器的输出端作为延时测量电路的延时输出端 DO ；所述第三缓冲器、第四缓冲器相并联，第三缓冲器、第四缓冲器的输入端与D触发器的 CK端相连且作为延时测量电路的信号输入端Cl，第三缓冲器、第四缓冲器的输出端分别输入多路选择器的两个输入端口，D触发器的Q端与多路选择器的控制端相连，所述多路选择器的输出端作为延时测量电路的延时输出端CO，D触发器的Q端作为延时测量电路的结果输出端Q。
8.根据权利要求1所述的路径延时在线测量电路，其特征在于，所述存储�？榇娲⒌难邮辈饬啃畔ú饬看シ⑵鞯谋嗪�、测量类型以及延时时间。
9.根据权利要求1所述的路径延时在线测量电路，其特征在于，所述延时测量�？椴捎檬敝有藕�、控制信号与同步信号其中之一作为基准。
全文摘要
一种路径延时在线测量电路，包括与待测电路相连的测量触发�？椋氩饬看シ⒛？橄嗔⒖刂撇饬看シ⒛？榇吹男藕叛≡裢ü拇庠囱≡衲？椋氪庠囱≡衲？橄嗔⒍源庠囱≡衲？榇吹男藕沤醒邮辈饬康难邮辈饬磕？椋胙邮辈饬磕？橄嗔⒍匝邮辈饬磕？榈难邮辈饬啃畔⒔写娲⒌拇娲⒛？椋约翱刂撇饬看シ⒛？�、待测源选择�？榧按娲⒛？樵诵械目刂颇？�。将该路径延时在线测量电路接入待测电路中，控制�？榻刂聘寐肪堆邮痹谙卟饬康缏饭ぷ饔谔秸肼肪堆邮辈饬磕Ｊ揭圆饬康玫礁魈跆秸肼肪兜难邮保翱刂坡肪堆邮痹谙卟饬康缏饭ぷ饔谠谙哐邮辈饬磕Ｊ剑饬康玫阶苎邮�。最后，从总延时中减去所测量到的探针路径的延时，得到待测路径的延时。
文档编号G01R31/28GK102495349SQ201110411950
公开日2012年6月13日 申请日期2011年12月12日 优先权日2011年12月12日
发明者张于彬, 徐强 申请人:中国科学院深圳先进技术研究院
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