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专利名称：半导体测试电路、半导体存储器件和半导体测试方法
技术领域：
本发明涉及用于对半导体存储器件的写或读操作进行测试的半导体测试电路和半导体测试方法，以及包含这种半导体测试电路的半导体存储器件。
背景技术：
近来，电子设备的小型化趋势要求减小电子设备中半导体器件所占的面积。另外，在越来越多的场合中，包括MCP(多芯片封装)和SIP(系统级封装)，将多个半导体芯片布置在单个封装内。
例如，其中在MCP和SIP中安装有诸如DRAM(动态随机存取存储器)的半导体存储器件的设备也在增多。对于半导体存储器件，在出厂之前的测试步骤中检测存储单元中的缺陷位是很重要的。但是，在将半导体存储器件安装在MCP或SIP中的很多情况下，连接半导体存储器件和其它芯片的配线在各个封装内闭合。由于在上述情况下没有提供作为封装的外部端子的半导体存储器件控制端子，所以在将半导体存储器件和芯片密封在封装中之后不能进行测试。
因此，已经提出在将要测试的半导体电路所处的芯片中、或在与将要测试的半导体电路所处的芯片处于同一封装中的另一个芯片中设置测试电路，并由该测试电路的工作来代替部分测试步骤。这种设置在将要测试的半导体电路所处的封装内并进行半导体电路的测试的功能被称作BIST(内建式自测试)。
在其中设置了用于实现BIST功能的电路(下文称作BIST电路)的传统半导体存储器件的典型示例中，提供了一种被分成多个块(bank)或单元阵列单位的存储单元阵列，以及分别为该多个块或单元阵列单位提供的自测试电路(对应于BIST电路)，其中，可以单独控制这些自测试电路。每一个自测试电路都包括地址发生电路；测试模式数据发生电路；与相应块或单元阵列单位相关的控制信号发生电路；BIST控制电路，其控制地址发生电路、测试模式数据发生电路和控制信号发生电路；比较器，其将测试过程中从相应块或单元阵列单位输出的数据与各个期望值进行比较，该比较器的数量对应于相应块或单元阵列单位的输出位数。
在上述半导体存储器件中，BIST控制电路响应于输入给BIST控制电路的系统时钟信号而进行操作。在BIST控制电路的控制下，地址发生电路、测试模式数据发生电路和控制信号发生电路分别输出用于写入、读出等的地址、测试模式和控制信号，其中，该地址、测试模式和控制信号是测试所必须的。因而，当存储单元阵列接收到该地址、测试模式和控制信号时，在存储单元阵列中执行写和读操作。然后，比较器将通过读操作从存储单元阵列输出的数据与各个期望值进行比较，并且判断是通过还是失败(例如，见日本专利申请公开特开2002-163899号公报的第0009到0023段和图1)。
顺便说一下，BIST电路通常能够执行预先准备好的一个以上类型的测试模式。例如，各个测试模式设计为使得数据存储在存储单元阵列中的区域形成一个几何图案。另外，根据需要改变写入数据的组合以及所指定地址的增量。
图18是说明为存储单元阵列分配逻辑地址的一个示例的简图。在图18的示例中，可以通过由22位表示的数值为存储单元阵列指定一个逻辑地址，其中6个最低位、14个中间位和2个最高位分别表示列地址、行地址和块地址。通常，各个BIST电路包括用于产生以上写和读地址的计数器电路。
图19是描述设置在BIST电路中的传统地址计数器的示例性结构的简图。图19的地址计数器对应于图18的地址分配，并具有对应于表示地址的位数的22个记数器单元CNT0到CNT21。具体地说，将6个最低计数器单元CNT0到CNT5、14个中间计数器单元CNT6到CNT19、和2个最高计数器单元CNT20和CNT21分别分配给列地址CA0到CA5、行地址RA0到RA13、和块地址BA0到BA1。当例如通过地址解码器对从地址计数器输出的值进行解码时，就选择了位线、字线和块。
在以上地址计数器中，最低计数器单元CNT0以上的计数器单元CNT1到CNT21中的各个计数器的值根据紧接各个计数器单元之下的计数器单元的输出而增加。当将增量控制信号(例如，时钟信号CLK)施加给最低计数器单元CNT0时，启动计数操作。
在通过BIST电路的自测试操作(以下称作BIST操作)在所有存储单元中写数据的情况下，通常执行以下操作。
在BIST操作开始时，计数器单元通常处于复位状态，即，列地址、行地址和块地址全都为零。当使用上述列地址、行地址和块地址的值执行第一次写操作时，将数据写入地址值为“0”的存储单元中。接下来，地址计数器的计数增加，并且地址计数器的输出的最低计数器位变为“1”。这样，使用列地址的已增加的值执行第二次写操作，将数据写入地址值为“1”的存储单元中。此后，每次执行写操作时，地址计数器的计数都增加，从而，可将数据写入所有的存储单元。
另外，已经提出了用于对具有不同形状并设置在集成电路中的RAM进行测试的自测试电路(例如，见日本专利申请公开特开2001-222900号公报的第0010到0030段和图1)。该自测试电路包括X地址寄存器、Y地址寄存器和芯片使能控制电路。X地址寄存器和Y地址寄存器各由增序记数器和寄存器组成，并分别为所有将要测试的RAM产生X地址和Y地址。芯片使能控制电路根据从X地址寄存器和Y地址寄存器输出的X地址和Y地址，为将要测试的RAM产生和输出使能信号。在该自测试电路中，根据从X地址寄存器和Y地址寄存器输出的X地址和Y地址的位数，芯片使能控制电路识别各个将要测试的RAM的形状。因此，能够共享产生对角图案的数据发生电路，并且并行地执行电路的测试。

发明内容
但是，在传统的BIST电路中，地址计数器的位被固定地分配给地址信号的各个部分。因此，可以使用的测试模式是有限的。
例如，当将图19中所示的地址计数器的位分配给如图18所示的地址信号的各个部分时，根据地址计数器的计数操作，列地址的改变最为频繁。即，最初，列地址根据各个增量操作从“0x00”到“0x3F”逐一变化，而行地址和块地址分别保持为“0x0000”和“0”。此后，列地址周期地逐一变化，并且每当列地址达到“0x3F”时行地址加1。从而，行地址也是从“0x0000”到“0x3FFF”逐一变化。然后，行地址也是逐一周期变化，且每当行地址达到“0x3FFF”时，块地址加1。这样，块地址也从“0”到“3”逐一变化。
根据地址计数器的以上操作，可以执行位线选择在列方向高速移动的测试模式。但是，不能执行行地址或块地址以高于列地址的速度变化的测试模式。特别地，近来，许多半导体存储器件具有存储单元阵列的结构，该存储单元阵列包括多个块，其中通过公共的全局数据总线将数据输入该多个块以及将数据从该多个块输出。为了提高在这种半导体存储器件中的缺陷检测速率，在块之间执行数据总线干涉测试，或者执行关注全局数据总线的以规范最高速率执行的的测试(即AT-SPEED测试)，以及执行关注连接各个块的局部数据总线的以规范最高速率执行的AT-SPEED测试是很重要的。
然而，为了使所有以上测试模式都可执行，有必要提供多个地址计数器，其中将计数器单元分别分配给地址的各个部分。但是，在这种情况下，BIST电路的安装面积增加。
鉴于以上问题提出本发明，本发明的一个目的在于提供一种半导体测试电路，其可执行半导体存储器件的测试，且结构简单，并且能够增加可执行的测试模式的数目。
本发明的另一个目的在于提供一种半导体存储器件，其具有简单的结构，并且能够增加自测试电路中可执行的测试模式的数目。
本发明的再一个目的在于提供一种半导体测试方法，其可使用具有简单结构的器件来执行，并且能够增加可执行的测试模式的数目。
为了实现上述目的，提供了一种半导体测试电路，其用于执行半导体存储器件的读操作和写操作中的至少一个的测试。该半导体测试电路包括多个计数器，由该多个计数器输出的计数值分别指定在写操作和读操作中的至少一个中使用的地址信号的多个部分，其中该多个部分中的每一个由一个位或多个连续位组成；以及切换电路，其为该多个计数器的单独控制操作选择性地输出计数器控制信号，其中，各个计数器控制信号是公共地用于该多个计数器的公共计数器控制信号以及从该多个计数器中除该时钟控制信号所输出到的第二个之外的第一个输出的所述多个部分中的一个的最高位中的其中之一。
另外，为了实现以上目的，提供了一种包含存储单元和在该存储单元内执行写操作和读操作中至少一种的测试的自测试电路的半导体存储器件。该半导体存储器件中的自测试电路包括多个计数器，由该多个计数器输出的计数值分别指定在写操作和读操作中的至少一个中使用的地址信号的多个部分，其中该多个部分中的每一个由一个位或多个连续位组成；以及切换电路，其选择性地输出计数器控制信号以单独地控制该多个计数器的操作，其中，各个计数器控制信号是公共地用于该多个计数器的公共计数器控制信号以及从该多个计数器中除该时钟控制信号所输出到的第二个之外的第一个输出的所述多个部分中的一个的最高位中的其中之一。
此外，为了实现以上目的，提供了一种执行半导体存储器件的写操作和读操作中的至少一个的测试的半导体测试方法。该半导体测试方法包括以下步骤(a)选择性地将计数器控制信号输入给多个计数器，以便单独控制该多个计数器的计数操作，其中，各个计数器控制信号是公共地用于该多个计数器的公共计数器控制信号以及从该多个计数器中除该时钟控制信号所输出到的第二个之外的第一个输出的所述多个部分中的一个的最高位中的其中之一；以及(b)由所述多个计数器输出的各个计数值指定构成在写操作或读操作中的至少一个中使用的地址信号的一个位或多个连续位。
由以下的说明，结合以示例的方式示出本发明实施例的附图，可以更加清楚地理解本发明的以上和其它目的、特征和优点。


在附图中图1是显示根据本发明的半导体测试电路的原理的简图；图2是显示根据本发明第一实施例的SDRAM的主要部分的示例性结构的简图；图3是显示本发明第一实施例中的地址发生电路的内部结构的示例的简图；图4是显示多路器的电路结构的第一个示例的简图；图5是显示多路器的电路结构的第二个示例的简图；图6是显示在最频繁地变化列地址的情况下各个地址计数器中的地址分配的简图；图7是用于说明其中最频繁地变化列地址的测试模式的示例的时序图；图8是显示在最频繁地变化行地址的情况下各个地址计数器中的地址分配的简图；图9是用于说明其中最频繁地变化行地址的测试模式的示例的时序图；图10是显示在最频繁地变化块地址的情况下各个地址计数器中的地址分配；图11是用于说明其中最频繁地变化块地址的测试模式的示例的时序图；图12是显示由异步计数器实现的列地址计数器的结构的略图；图13是显示构成图12的异步计数器的触发器电路的电路结构的一个示例的简图；图14是显示由同步计数器实现的列地址计数器的结构的略图；图15是显示构成图14中的同步计数器的触发器电路的电路结构的一个示例的简图；图16是显示根据本发明第二实施例的DRAM的主要部分的示例性结构的简图；图17是说明其中最频繁地变化块地址的第二实施例中的测试模式的示例的时序图；图18是显示为存储单元阵列分配逻辑地址的一个示例的简图；图19是设置在BIST电路中的传统地址计数器的示例性结构的简图。
具体实施例方式
下面参考

本发明的实施例。
图1是显示根据本发明的半导体测试电路的原理的简图。提供该半导体测试电路来执行诸如DRAM的半导体存储器件的出厂前测试，并作为自测试电路设置在其中具有将要测试的半导体存储器件的芯片或封装内。该半导体测试电路包括多个计数器1-1到1-n和切换电路2，其中n是一个等于或大于1的整数。
计数器1-1到1-n中的每一个为将要测试的半导体存储器件指定构成写或读地址的一位或连续的多个位。即，将计数器1-1到1-n中的每一个的计数值分配给一组地址信号的一位或连续多位，输出该地址信号以指定写或读地址，并输出给半导体存储器件。计数器1-1到1-n的计数操作分别由切换电路2输出的计数器控制信号S1到Sn控制。例如，计数器控制信号S1到Sn分别提供对计数器1-1到1-n的增量或减量的定时。另外，将表示从计数器1-1到1-n输出的计数值的最高位的值的信号C1到Cn提供给切换电路2以及该半导体存储器件。
切换电路2单独切换并输出输入到其中的信号。将计数器1-1到1-n共同使用的公共计数器控制信号Sin输入给切换电路2。切换电路2选择公共计数器控制信号Sin和信号C1到Cn中的一个，并输出作为各个计数器控制信号S1到Sn，使得从计数器1-1到1-n中的一个输出的信号C1到Cn中的每一个不被提供给计数器1-1到1-n中的这一个。例如，选择公共计数器控制信号Sin和信号C2到Cn中的一个作为提供给计数器1-1的计数器控制信号S1。切换电路2根据外部提供给切换电路2的模式指定信号MODE执行以上切换操作。
根据以上结构，可以通过切换电路2中的切换操作来变化各个计数器1-1到1-n对写或读地址的位的分配。例如，在n＝2的情况下，当切换电路2选择公共计数器控制信号Sin作为提供给计数器1-1的计数器控制信号S1，并选择信号C1(表示计数器1-1的输出的最高位)作为提供给计数器1-2的计数器控制信号S2时，计数器1-1和1-2表现为一个整体的地址计数器，从而计数器1-1和1-2被分别分配给了表示写或读地址的位的较低位部分和较高位部分。当计数器1-1和1-2的计数值分别表示列地址和行地址时，可以使计数器1-1的计数值(即列地址)响应于公共计数器控制信号Sin的输入而最频繁地变化。
另一方面，当切换电路2分别选择信号C2(代表计数器1-2的输出的最高位)和公共计数器控制信号Sin作为计数器控制信号S1和S2时，计数器1-1和1-2分别被分配给了表示写或读地址的位的较高部分和较低部分。因此，可以使计数器1-2的计数值(即行地址)响应于公共计数器控制信号Sin的输入而最频繁地变化。
另外，在使用三个或更多计数器的情况下，例如，当切换电路2为三个或更多计数器中的一个选择公共计数器控制信号Sin，并且为该三个或更多计数器中的其它计数器选择信号C1到Cn中的不同信号时，计数器1-1到1-n表现为一个整体的地址计数器。例如，在半导体存储器件具有多个块的情况下，计数器1-1、1-2和1-3分别被安排为表示列地址、行地址和块地址，并且切换电路2分别选择公共计数器控制信号Sin、信号C1(表示计数器1-1的输出的最高位)和信号C2(表示计数器1-2的输出的最高位)作为计数器控制信号S1到S3。这样，列地址、行地址和块地址分别对应于表示写或读地址的位的较低部分、中间部分和较高部分。即，可以以列地址变化最频繁的方式来执行测试。在这种情况下，可以在页模式中以规范最高速度执行写或读操作的测试。
类似地，当切换电路2分别选择信号C3(表示计数器1-3的输出的最高位)、信号C1(表示计数器1-1的输出的最高位)和公共计数器控制信号Sin作为计数器控制信号S1到S3时，块地址、列地址和行地址分别对应于表示写或读地址的位的较低部分、中间部分和较高部分。即，可以以块地址变化最频繁的方式执行测试。在这种情况下，可以在块交错模式中以规范最高速度执行写或读操作的测试。
如上所述，在根据本发明的半导体测试电路中，通过切换电路2中的切换操作，可以任意地变化计数器1-1到1-n的计数值对表示写或读地址的一组地址信号的分配，以进行测试。因此，可以增加可执行的测试模式的数目，并且能够根据将要测试的半导体存储器件的结构来进行适当的测试。
另外，根据本发明，计数器1-1到1-n的总位数对应于指定写或读地址所必须的位数，而不需要另外的位。因此，没有必要增加计数器电路的大小。此外，因为切换电路2只执行切换输入信号的操作，所以在切换电路2中不需要复杂的控制或复杂的电路。因此，可以容易地增加测试模式的数目和提高有缺陷产品检测的精确度，而不会显著增加设备成本或电路面积。
在下文中，说明在将本发明应用于SDRAM(同步DRAM)中的自测试电路(BIST电路)中的情况下的本发明实施例的细节。在下面的说明中，假定各个SDRAM具有64Mbit的存储容量并在存储单元阵列中具有四个块。
图2是显示根据本发明第一实施例的SDRAM的主要部分的示例性结构的简图。如图2所示，根据第一实施例的SDRAM包括BIST电路100和存储单元阵列200。BIST电路100构成存储单元阵列200的自测试电路，位于存储单元阵列200所在的芯片或封装中。另外，BIST电路100包括BIST控制电路110、地址发生电路120、模式数据发生电路130和比较器140。
BIST控制电路110根据外部施加给BIST控制电路110的命令码信号CODE，控制测试过程中的BIST电路100中的操作和存储单元阵列200中的写和读操作。BIST控制电路110与同样从外部施加给BIST控制电路110的时钟信号CLK同步操作。
BIST控制电路110根据命令码信号CODE启动自测试的执行，并且识别由命令码信号CODE指定的测试模式。另外，BIST控制电路110根据测试模式将控制信号输出给存储单元阵列200，其中这些控制信号使存储单元阵列200执行数据的写和读、激活、预充电等操作。此外，BIST控制电路110将时钟信号提供给地址发生电路120，并且输出对应于所识别的测试模式的模式信号。另外，BIST控制电路110将时钟信号和根据所识别的测试模式产生的指定模式数据的控制信号提供给模式数据发生电路130。
地址发生电路120根据由BIST控制电路110指定的模式信号，为存储单元阵列200中的数据写和读产生地址，并且将该地址输出给存储单元阵列200。
模式数据发生电路130根据从BIST控制电路110提供给模式数据发生电路130的控制信号，将用于测试的数据输出给存储单元阵列200。另外，当从存储单元阵列200中读出数据时，模式数据发生电路130将表示从存储单元阵列200读出的数据的期望值的数据输出给比较器140。
比较器140将从存储单元阵列200读出的数据与从模式数据发生电路130中输出的表示期望值的数据进行比较，确定是通过还是失败，并且通过输出端子(DQC-PAD)将确定的结果向外输出。
在自测试过程中，根据从BIST控制电路110提供的控制信号，存储单元阵列200执行写入从模式数据发生电路130提供的数据的操作，并将从存储单元阵列200读出的数据提供给比较器140。此时，存储单元阵列200解码从地址发生电路120提供的各个地址，并选择一个位线、一个字线和一个块，以指定将要写入数据或读出数据的存储单元。
如前所述，存储单元阵列200具有四个块，并且数据通过该四个块公用的全局数据总线输入各个块以及从各个块输出。
图3是显示本发明第一实施例的地址发生电路120的内部结构的一个示例的简图。
如图3所示，地址发生电路120包括列地址计数器121a、行地址计数器121b、块地址计数器121c和多路器(MUX)122a到122c。
列地址计数器121a与从多路器122a中输出的时钟信号CLK_C的上升沿或下降沿同步地增加其输出值，行地址计数器121b与从多路器122b中输出的时钟信号CLK_R的上升沿或下降沿同步地增加其输出值，而块地址计数器121c与从多路器122c中输出的时钟信号CLK_B的上升沿或下降沿同步地增加其输出值。列地址计数器121a输出具有6位CA0(最低位)到CA5(最高位)的计数值，并且指定存储单元阵列200的列地址。行地址计数器121b输出具有14位RA0(最低位)到RA13(最高位)的计数值，并且指定存储单元阵列200的行地址。块地址计数器121c输出具有2位即BA0(最低位)和BA1(最高位)的计数值，并且指定存储单元阵列200的块地址。另外，还将列地址计数器121a的输出的最高位CA5提供给多路器122b，将行地址计数器121b的输出的最高位RA13提供给多路器122c，将块地址记数器121c的输出的最高位BA1提供给多路器122a。
此外，将从BIST控制电路110输出的公共时钟信号CLK_A提供给器122a到122c中的每一个的第一输入端子。另外，将块地址计数器121c的输出的最高位BA1输入到多路器122a的第二输入端子，将列地址计数器121a的输出的最高位CA5输入到多路器122b的第二输入端子，并且将行地址计数器121b的输出的最高位RA13输入到多路器122c的第二输入端子。
多路器122a根据模式信号MODE1选择通过第一和第二输入端子输入到多路器122a的多个输入信号中的一个，并输出所选信号作为时钟信号CLK_C。多路器122b根据模式信号MODE2选择通过第一和第二输入端子输入到多路器122b的多个输入信号中的一个，并输出所选信号作为时钟信号CLK_R。多路器122c根据模式信号MODE3选择通过第一和第二输入端子输入到多路器122c的多个输入信号中的一个，并输出所选信号作为时钟信号CLK_B。确切地说，当相应的模式信号MODE1、MODE2或MODE3处于低电平时，多路器122a到122c中的每一个都选择时钟信号CLK_A，而当相应的模式信号MODE1、MODE2或MODE3处于高电平时，则选择其它输入信号。
BIST控制电路110输出模式信号MODE1、MODE2和MODE3，使得模式信号MODE1、MODE2和MODE3中只有一个处于低电平。因此，多路器122a到122c中只有一个选择和输出从BIST控制电路110提供的时钟信号CLK_A。根据上述操作，当模式信号MODE1处于低电平时，将构成地址发生电路120的输出的位的较低部分分配给列地址，将构成地址发生电路120的输出的位的中间部分分配给行地址，将构成地址发生电路120的输出的位的较高部分分配给块地址。类似地，当模式信号MODE2处于低电平时，将构成地址发生电路120的输出的位的较低部分分配给行地址，将构成地址发生电路120的输出的位的中间部分分配给块地址，将构成地址发生电路120的输出的位的较高部分分配给列地址。此外，当模式信号MODE3处于低电平时，将构成地址发生电路120的输出的位的较低部分分配给块地址，将构成地址发生电路120的输出的位的中间部分分配给列地址，将构成地址发生电路120的输出的位的较高部分分配给行地址。
因此，当模式信号MODE1处于低电平时，可以执行实现最频繁地变化列地址的操作的测试。当模式信号MODE2处于低电平时，可以执行实现最频繁地变化行地址的操作(页操作)的测试。而当模式信号MODE3处于低电平时，可以执行实现最频繁地变化块地址的操作(块交错操作)的测试。
接下来，参考图4和图5说明多路器122a到122c的电路结构的具体示例。因为多路器122a到122c可以具有相同的电路结构，下面参考图4和5针对多路器122a进行说明。
图4是显示多路器122a的电路结构的第一示例的简图。在图4的电路结构中，将表示来自块地址计数器122c的最高位BA1的信号和来自BIST控制电路110的模式信号MODE1输入到与非门G1。另外，将来自BIST控制电路110的时钟信号CLK_A输入到与非门G2的一个输入端子，并且通过反相器INV1将模式信号MODE1反转，然后将其输入到与非门G2的另一个输入端子。将与非门G1和G2的输出信号输入到与非门G3，并将与非门G3的输出信号提供给列地址计数器121a作为时钟信号CLK_C。
在以上电路中，当模式信号MODE1处于低电平时，与非门G1的输出信号处于高电平，且与非门G2输出反转后的时钟信号CLK_A。另一方面，当模式信号MODE1处于高电平时，与非门G2的输出处于高电平，且与非门G1输出反转后的最高位BA1。即，当模式信号MODE1处于低电平时，与非门G3输出时钟信号CLK_A作为时钟信号CLK_C，而当模式信号MODE1处于高电平时，与非门G3输出最高位BA1。
图5是显示多路器122a的电路结构的第二示例的简图。在图5的电路结构中，N沟道MOS(金属氧化物半导体)晶体管NM1和P沟道MOS晶体管PM1构成最高位BA1的切换电路，因为将模式信号MODE1施加给N沟道MOS晶体管NM1的栅极，将反转后的模式信号MODE1从反相器INV2施加给P沟道MOS晶体管PM1的栅极。下文中，将P沟道MOS晶体管称为PMOS晶体管，将N沟道MOS晶体管称为NMOS晶体管。另外，NMOS晶体管NM2和PMOS晶体管PM2构成时钟信号CLK_A的切换电路，因为将模式信号MODE1施加给PMOS晶体管PM2的栅极，将反转后的模式信号MODE1从反相器INV2施加给NMOS晶体管NM2的栅极。
因此，当模式信号MODE1处于高电平时，NMOS晶体管NM1和PMOS晶体管PM1处于导通状态，并且将最高位BA1作为时钟信号CLK_C输出。另一方面，当模式信号MODE1处于低电平时，NMOS晶体管NM2和PMOS晶体管PM2处于导通状态，并且将时钟信号CLK_A作为时钟信号CLK_C输出。
除了应该用最高位CA5或RA13来代替最高位BA1、用模式信号MODE2或MODE3来代替模式信号MODE1、用时钟信号CLK_R或CLK_B来代替时钟信号CLK_C之外，多路器122b和122c中的每一个也都可通过图4或图5的电路来实现。
在下文中，说明在根据本发明第一实施例的SDRAM上执行的测试模式的示例和测试过程中的操作。首先，说明在页面模式中执行操作并且最频繁地变化列地址的测试模式的示例。
图6是显示在最频繁地变化列地址的情况下各个地址计数器的地址分配的简图。
在最频繁地变化列地址的情况下，在地址发生电路120中，模式信号MODE1处于低电平，而模式信号MODE2和MODE3处于高电平。因此，在地址发生电路120中，形成如图6所示的22位地址计数器，其中，按照位权有效性的升序将地址发生电路120的输出的多个位分配给列地址、行地址和块地址。
图7是说明其中最频繁地变化列地址的测试模式的示例的时序图。在图7中，“WD”和“RD”分别表示在存储单元阵列200中执行写和读操作，“ACT”和“PRE”分别表示在存储单元阵列200中执行激活和预充电操作，而“RC”表示RAS周期，在该周期中连续选择与所选字线连接的所有位线。在图7的上部，在RAS周期RC中执行的写和读操作等都以连续变化的指定地址(列地址)的值表示。在图7的下部，表示了各个连续变化的指定地址(行地址和块地址)的值。另外，时钟信号CLK_A与时钟信号CLK同步。
在图7的示例中，在写和读操作时，从外部指定信号“BIST48”和“BIST49”作为命令码信号CODE。当指定命令码信号CODE时，BIST控制电路110将模式信号MODE1设置在低电平，并将模式信号MODE2和MODE3设置在高电平。
在图7的示例中，首先指定命令码信号“BIST48”，并将来自模式数据发生电路130的数据写入存储单元阵列200的所有存储单元。在地址发生电路120中，列地址最频繁地与时钟信号CLK_A同步地变化。即，列地址从“0x00”到“0x3F”连续变化。也就是，与时钟信号CLK_A同步地连续选择在具有块地址“0”的块中由行地址“0x0000”选择的字线上的多个位线，并且写入数据。另外，在各个RAS周期的一系列写操作之前和之后分别执行存储单元阵列200的激活和预充电操作。
然后，在第二个RAS周期中，根据最高位CA5的输出将行地址变化为“0x0001”，并且随后再次选择所有的位线。此后，通过变化行地址连续选择字线，并且进而变化块地址。因此，在四个块中的每一个中执行类似的写操作。
接着，指定命令码信号“BIST49”，并读出所有写入存储单元阵列200的数据。对于读操作，和写操作中一样，以列地址、行地址和块地址的顺序变化所指定的地址。通过比较器140对如上所读出的数据进行比较。向外输出比较的结果，从而可以检测器件中的缺陷。
当使用以上描述的测试模式时，可以规范最高速率在写和读周期周期中对各个块内的局部数据总线(字线)进行数据反转测试。
接下来，说明其中最频繁地变化行地址的测试模式。在下面的示例中，提供测试模式用于跟进测试(marching test)。
图8是显示在最频繁地变化行地址的情况下各个地址计数器中的地址分配的简图。
在最频繁地变化行地址的情况下，在地址发生电路120中，模式信号MODE2处于低电平，而模式信号MODE1和MODE3处于高电平。因此，在地址发生电路120中，形成了如图8所示的22位地址计数器，其中，按照位权有效性的升序将地址发生电路120的输出的各个位分配给行地址、块地址和列地址。
图9是用于说明其中最频繁地变化行地址的测试模式的示例的时序图。
在图9中，响应于命令码信号“BIST52”在PAS周期中执行数据写操作，并对应于命令码信号“BIST55”在RAS周期中执行数据读取操作。
另一方面，在RAS周期对应于命令码信号“BIST53”或“BIST54”的RAS周期中，执行读取数据的操作，然后写入所读取数据的反转值。当指定以上命令码信号CODE时，BIST控制电路110分别将模式信号MODE1、MODE2和MODE3设置为高、低和高电平。
在图9的示例中，首先指定命令码信号“BIST52”，并在存储单元阵列200中的所有存储单元中写入数据。在RAS周期对应于命令码信号“BIST52”的各RAS周期中，执行在单个存储单元中写数据的操作。另外，在地址发生电路120中，行地址与时钟信号CLK_A一致地最频繁地变化。在各个RAS周期中，连续地选择所有字线，并在与各个字线相连并沿所选块中的所选位线的所有存储单元中执行写操作。每次完成在所选块中沿所选位线对所有字线进行的写操作时，连续变化所选块，并且在与各个块中的所选位线相连的所有存储单元中执行类似的写操作。每次完成在与所有块中的所选位线相连的所有存储单元中的写操作时，连续变化所选位线，并且在与各位线相连的所有存储单元中执行类似的写操作。
在完成响应于命令码信号“BIST52”的以上操作后，连续指定命令码信号“BIST53”、“BIST54”和“BIST55”，并且执行各个测试模式的操作，其中，通过按照以行地址、块地址和列地址的顺序的方式变化所指定的地址来指定所有的存储单元。当使用以上测试模式时，可以执行最频繁地变化行地址的数据反转测试。
此外，在各个诸如对应于命令码信号“BIST52”或“BIST55”的PAS周期的RAS周期中执行写或读操作的情况下，也可以执行内部检验器测试等。在内部检验器测试中，在执行激活操作之后直到开始写或读操作所产生的时钟周期的数目以及在执行写或读操作后直到开始预充电操作所产生的时钟信号的数目都发生了变化。
接下来，说明其中最频繁地变化块地址的测试模式。
图10是显示在最频繁地变化块地址的情况下，各个地址计数器中的地址分配的简图。
在最频繁地变化块地址的情况下，在地址发生电路120中，模式信号MODE3处于低电平，而模式信号MODE1和MODE2处于高电平。这样，在地址发生电路120中，形成图10中所示的22位地址计数器，其中，按照位权有效性的升序将地址发生电路120的输出的各个位分配给块地址、列地址和行地址。
图11是用于说明其中最频繁地变化块地址的测试模式的示例的时序图。
在图11的示例中，在RAS周期中在各个行地址执行了一系列的操作。在响应于命令码信号“BIST50”的第一个RAS周期中，执行连续变化块地址的块交错操作，以将数据写入各个块中，同时固定列地址和行地址。每当完成了对应于列地址和行地址的存储单元中的块交错操作时，连续地变化列地址，并将数据写进所有块中对应于各列地址和行地址的存储单元中。这样，在RAS周期中，执行了在所有块中对应于所有列地址和以上行地址的存储单元中的数据写入操作。每当完成所有块中对应于所有列地址和一行地址的存储单元中的一系列数据写入操作时，连续地变化行地址，并在各个行地址执行类似于在第一个PAS周期中所执行的操作。这样，将数据写入所有的存储单元中。
在响应于命令码信号“BIST50”的以上操作后，响应于命令码信号“BIST51”通过类似的块交错操作读出以上数据，从而检测器件中的缺陷。
根据以上测试模式，可以以规范最高速率在写和读周期中对所有块公用的全局数据总线执行数据反转测试、数据总线干涉测试等。
如上所述，尽管在BIST电路100中只设置了与所需的最小位数相对应的计数器，但也可以容易地变化列地址、行地址和块地址的分配，并执行最频繁地变化地址信号的不同部分的各种类型的测试模式。因此，提高了有缺陷产品的检测精确度，同时使设备成本和安装面积的增加最小。特别地，根据第一实施例，可以执行关注全局数据总线的AT-SPEED测试和关注对应于各个块的局部数据总线的另一个AT-SPEED测试。即，可以执行适合于当前半导体存储器件的结构的测试。
接下来，说明各个地址计数器的电路结构的具体示例。可通过异步计数器或同步计数器来实现各个地址计数器。下面以列地址计数器121a为例进行说明。
图12是显示通过异步计数器实现的列地址计数器121a的结构的略图。
如图12所示，在使用异步计数器的情况下，列地址计数器121a可由串联的触发器电路FF1到FF6构成，该触发器电路的数目对应于列地址计数器121a的输出位数。确切地说，时钟信号CLK_C输入到第一级的触发器电路FF1中，并且触发器电路FF1的输出变为计数值的最低位(LSB)CA0，反转后输入到下一级的触发器电路FF2中。类似地，分别从触发器电路FF2到FF6输出计数值的其它位CA1到CA5。还将最后一级的触发器电路FF6的输出信号提供给多路器122b。
图13是显示构成图12的异步计数器的各个触发器电路的电路结构的示例的简图。尽管下面以触发器电路FF1为例进行说明，但是其它触发器电路FF2到FF6也具有类似的电路结构。
在图13所示的触发器电路FF1的输出级中，通过反相器IVN11和由PMOS晶体管PM11和NMOS晶体管NM11构成的CMOS(互补型MOS)反相器电路形成锁存电路。与以上相似，在触发器电路FF1的中间部分，通过反相器INV12和由PMOS晶体管PM12和NMOS晶体管NM12构成的CMOS反相器电路组成另一个锁存电路。将时钟信号CLK_C输入触发器电路FF1，并通过反相器INV13反转。
在输出级的锁存电路中，当输入触发器电路FF1的时钟信号CLK_C处于低电平时，PMOS晶体管PM13处于导通状态，并且接收到反转后的时钟信号CLK_C的NMOS晶体管VM13也处于导通状态，于是执行了锁存操作。当时钟信号CLK_C处于高电平时，前一级中的PMOS晶体管PM13和NMOS晶体管NM13都处于导通状态，因此将由PMOS晶体管PM14和NMOS晶体管NM14构成的CMOS反相器电路的输出信号输入反相器INV11。反相器INV11的输出变为计数值的位CA0。
另一方面，在中间级的锁存电路中，当时钟信号CLK_C处于高电平时，PMOS晶体管PM15和NMOS晶体管NM15都处于导通状态，从而执行锁存操作。当时钟信号CLK_C处于低电平时，前一级中的PMOS晶体管PM16和NMOS晶体管NM16都处于导通状态，因此将由PMOS晶体管PM17和NMOS晶体管NM17构成的CMOS反相器电路的输出信号输入反相器INV12。将反相器INV11的输入反馈作为由PMOS晶体管PM17和NMOS晶体管NM17构成的CMOS反相器电路的输入。反相器INV12的输出变为由PMOS晶体管PM14和NMOS晶体管NM14构成的CMOS反相器电路的输入。
具有以上结构的触发器电路FF1的操作如下。
当时钟信号CLK_C处于高电平时，中间级中的锁存电路工作。此时，如果反相器INV12的输出处于高电平，则将反相器INV12的输出反转后输入给反相器INV11，从而计数值的位CA0处于高电平。
接下来，当时钟信号CLK_C变为低电平时，输出级的锁存电路工作，使得将要输出的计数值的位CA0保持高电平。另外，将计数值的位CA0反转后反馈给由PMOS晶体管PM17和NMOS晶体管NM17构成的CMOS反相器电路，并且使反相器INV12的输入处于高电平。
此后，当时钟信号CLK_C再次变化到高电平时，中间级的电路工作，以使反相器INV12的输出保持低电平。反相器INV12的输出通过由PMOS晶体管PM14和NMOS晶体管NM14构成的CMOS反相器电路输入到反相器INV11，使得将要输出的计数值的位CA0处于低电平。
接下来，当时钟信号CLK_C再次变化到低电平时，输出级的锁存电路工作，使得将要输出的计数值的位CA0保持低电平。然后，计数值的位CA0与时钟信号CLK_C的上升定时同步地在高电平和低电平之间交替。
列地址计数器121a的以上结构仅仅只是一个示例。列地址计数器121a也可以具有使用另一个异步计数器的另一个电路结构。
图14是显示通过同步计数器实现的列地址计数器121a的结构的略图。
如图14所示，在使用同步计数器的情况下，列地址计数器121a可由触发器电路FF11到FF16构成，该触发器电路的数目对应于列地址计数器121a的输出位数。将时钟信号CLK_C输入给触发器电路FF11到FF16中的每一个，且触发器电路FF12到FF16中的每一个都接收位于各个触发器电路FF12到FF16的较低位侧的全部一个或多个触发器电路的一个或多个输出。触发器电路FF11的输出CA0与时钟信号CLK_C的下降沿同步地反转，并且当位于各个触发器电路FF12到FF16的较低位侧的一个或多个触发器电路的所有一个或多个输出处于高电平时，各个触发器电路FF12到FF16的输出CA1、CA2、CA3、CA4或CA5与时钟信号CLK_C的下降沿同步地反转。
此外，图14也显示了触发器电路FF15的电路结构的一个示例。在该示例中，与非门G21和G22接收计数值的较低位CA0到CA3，并且将与非门G21和G22的输出输入给与非门G23。这样，当计数值的所有较低位CA0到CA3变为高电平时，与非门G23的输出为高电平。
此外，将与非门G23的输出和时钟信号CLK_C输入给与非门G24，并将与非门G24的输出通过反相器INV21施加给触发器电路FF20的时钟输入端子C。因此，当计数值的所有较低位CA0到CA3和时钟信号CLK_C都处于高电平时，触发器电路FF20的时钟输入处于高电平。触发器电路FF20的Q输出变为计数值的位CA4，并将Q输出反转后(即，QB输出)反馈给触发器电路FF20的数据输入端子D。
另外，其它触发器电路FF11到FF14和FF16的主要部分与触发器电路FF15的主要部分一致。即，触发器电路FF11包括触发器电路FF20，并且各个其它触发器电路FF12到FF14和FF16都具有不同的门电路，使得当位于各个触发器电路FF12到FF14和FF16的较低位侧的所有一个或多个触发器电路的一个或多个输出处于高电平时，与非门G24的除时钟信号CLK_C之外的一个输入处于高电平。
图15是显示触发器电路FF20的电路结构的一个示例的简图。
图15所示的触发器电路FF20包括各个输入和输出级中的锁存电路。输入级中的锁存电路由与非门G25和反相器INV24构成，而输出级中的锁存电路由反相器INV22和INV23构成。通过反相器INV25和INV26从输出端子Q获得反相器INV22的输出。
另一方面，将反相器INV25的输出通过反转输出端子QB反馈给数据输入端子D。数据输入端子D通过由NMOS晶体管NM21和PMOS晶体管PM21构成的切换电路与与非门G25的一个输入端子相连。将清除信号CLR输入与非门G25的另一个输入端子。将与非门G25的输出通过由NMOS晶体管NM22和PMOS晶体管PM22构成的切换电路输入给反相器INV22。
当触发器电路FF20的时钟输入端子C的输入处于低电平时，PMOS晶体管PM22处于导通状态，并且通过输入给时钟输入端子C的由反相器INV27反转后的输入信号，也使NMOS晶体管NM22处于导通状态。因此，与非门G25的输出更新了输出级中的锁存电路的输出。此时，例如，来自输出端子Q的输出信号可以处于高电平。
接下来，当触发器电路FF20的时钟输入端子C的输入变化为高电平时，PMOS晶体管PM22和NMOS晶体管NM22都处于截止状态，并且通过输出级中的锁存电路的操作将输出端子Q的输出保持在高电平。另外，PMOS晶体管PM21和NMOS晶体管NM21都处于导通状态，并且因为与非门G25接收到触发器电路FF20的反转后的输出QB，所以与非门G25的输出被更新为高电平。
然后，当触发器电路FF20的时钟输入端子C的输入再次变为低电平时，与非门G25的输出使得输出端子Q的输出处于低电平。另外，当触发器电路FF20的时钟输入端子C的输入再次变为高电平时，输出端子Q的输出保持在低电平，并且与非门G25的输出更新为低电平。然后，输出端子Q的输出与时钟输入端子C的输入的下降定时同步地在高电平和低电平之间交替。
通常，同步计数器可以实现比异步计数器更高的计数速率。但是，同步计数器需要比异步计数器更大的安装面积。因此，希望根据环境为各个地址计数器选择同步计数器或异步计数器。例如，在多数情况下，在页或块交错模式中的操作需要高速率的地址变化。因此，例如，可以通过同步计数器实现列地址计数器121a和块地址计数器121c，并通过异步计数器实现行地址计数器121b。在这种情况下，可以提高地址变化速率，同时使安装面积的增加最小。
另选地，可以同时提供同步计数器和异步计数器来形成各个地址计数器，并通过使用切换电路在测试操作过程中根据需要选择性地使用同步计数器和异步计数器。下面在本发明第二实施例中说明这种结构的一个示例。
图16是显示根据本发明第二实施例的DRAM的主要部分的示例性结构的简图。
设置在根据本发明第二实施例的DRAM中的BIST电路的基本结构与第一实施例相似。即，在地址发生电路中提供了列地址计数器、行地址计数器、块地址计数器和多路器，其中多路器对输出时钟信号CLK_C、CLK_R和CLK_B进行切换，使得地址计数器执行地址计数的操作。但是，第二实施例的特征在于同时提供了同步计数器和异步计数器来构成块地址记数器，并且可以通过使用切换电路选择同步计数器和异步计数器中的一个。
如图16所示，根据第二实施例的块地址计数器包括异步计数器211、同步计数器212和选择器213和214。异步计数器211和同步记数器212具有相同的输出位数，并且提供了选择器213和214用于在异步计数器211和同步计数器212之间切换块地址计数器的输入和输出。确切地说，选择器213选择异步计数器211或同步计数器212作为时钟信号CLK_B的目的地，而选择器214选择并输出异步计数器211或同步计数器212的输出作为由位BA_0到BA_i组成的计数值，其中i是等于或大于1的整数。另外，如同第一实施例中一样，也将最高位BA_i提供给多路器122a。
根据从BIST电路输出的定时信号T切换选择器213和214中的选择。在存储单元阵列中写或读数据的操作过程中，定时信号T处于高电平。当定时信号T处于高电平时，选择器213将其输出连接到同步计数器212，并且选择器214将其输入连接到同步计数器212。另一方面，当定时信号T处于低电平时，选择器213将其输出连接到异步计数器211，并且选择器214将其输入连接到异步计数器211。即，在存储单元阵列的写或读数据的操作过程中使用同步计数器212，而在诸如激活或预充电操作的其它操作过程中使用异步计数器211。
图17是说明最频繁地变化块地址的第二实施例中的测试模式的示例的时序图。
图17显示了在具有两个块的DRAM中执行块交错操作的测试模式的示例。在图17所示的示例中，尽管要求相对快速地执行在数据写或读操作过程中的块之间的切换，但是在激活或预充电操作中不需要如此快速地变化块的指定。因此，最好将定时信号设置为高电平，以便只在写和读操作过程中使用同步计数器212。另外，因为从同步计数器212输出的计数值的最高位控制列地址计数器121a的计数操作，所以只在写和读操作过程中变化列地址。
因此，根据第二实施例，可以容易地只在写和读操作过程中提高块切换速率，并且可以容易地执行要求高速率的测试，同时使安装面积的增加最小。例如，上述结构可用于存储器件中的块的数量大于第二实施例中的数量、并只测试一部分块的情况。在这种情况下，可以通过提供输出与将要测试的块的数量相对应的计数值的同步计数器来执行测试中的写和读操作。
如上所述，在根据本发明的半导体测试电路中，通过使用切换电路来切换输出信号，可以容易地将半导体存储器件的写和读地址分配改变为各个计数器的计数值，而不会增加指定写或读地址的整个地址计数器的大小。因此，增加了可执行的测试模式的数量，并提高了测试的精确度。
另外，在根据本发明的半导体存储器件中提供的自测试电路中，可以通过使用切换电路切换各个输出信号，容易地将半导体存储器件的写或读地址分配改变为各个计数器的计数值，而不会增加指定写或读地址的整个计数器的大小。因此，增加了在自测试电路中可执行的测试模式的数量，并提高了测试的精确度。
此外，在根据本发明的半导体测试方法中，可以通过使用切换电路切换要提供给各个计数器的输出信号，容易地将半导体存储器件的写或读地址分配改变为各个计数器的计数值，而不会增加指定写或读地址的整个地址计数器的大小。因此，增加了可执行的测试模式的数量，并提高了测试的精确度。
上述只是本发明的原理的说明。此外，因为对于本领域的技术人员来说可进行多种改进和变化，所以本发明不限于所显示和描述的具体结构和应用，因此，可以认为所有适当的改进和等价物都落入所附权利要求及其等价物限定的本发明范围内。
权利要求
1.一种半导体测试电路，用于执行半导体存储器件的写操作或读操作中至少一个的测试，其包括多个计数器，其指定在写操作和读操作中的所述至少一个中使用的地址信号的多个不同部分，该多个不同部分中的每一个包括一个位或多个连续的位；及切换电路，其选择性地输出用于单独地控制所述多个计数器的操作的计数器控制信号，其中各个所述计数器控制信号是公用于所述多个计数器的公共记数器控制信号以及从所述多个计数器中除所述的各个所述计数器控制信号所输出到的第二个计数器之外的第一个计数器输出的所述多个部分中的一个的最高位中的其中之一。
2.根据权利要求1所述的半导体测试电路，其中所述切换电路将所述公共计数器控制信号输出给所述多个计数器中的一个，并且将所述最高位输出给所述多个计数器中的其它计数器中的每一个。
3.根据权利要求1所述的半导体测试电路，其中所述切换电路包括多个分别对应于所述多个计数器而提供的单独切换电路，并且分别从与所述多个计数器相对应的多个单独切换电路输出所述计数器控制信号。
4.根据权利要求1所述的半导体测试电路，其中所述多个计数器中的第一个指定所述半导体存储器件的列地址，并且所述多个计数器中的第二个指定所述半导体存储器件的行地址。
5.根据权利要求4所述的半导体测试电路，其中所述多个计数器中的所述第一个由同步计数器实现，并且所述多个计数器中的所述第二个由异步计数器实现。
6.根据权利要求4所述的半导体测试电路，其中所述多个计数器中的第三个指定所述半导体存储器件的块地址。
7.根据权利要求1所述的半导体测试电路，其中所述多个计数器中的一个包括异步计数器；同步计数器，该同步计数器具有一个输出端，该输出端的最高位输入给所述切换电路；及计数器选择电路，其接收对所述多个计数器中的所述一个输出的所述计数器控制信号中的一个，选择性地将接收到的一个计数器控制信号输出给所述异步计数器和所述同步计数器中的一个，选择性地接收从所述异步计数器和所述同步计数器中的所述一个输出的计数值，并且输出所接收的计数值作为由所述多个计数器中的所述一个指定的所述多个部分中的一个。
8.根据权利要求7所述的半导体测试电路，其中，当执行写操作和读操作中的所述至少一个时，所述计数器选择电路选择所述同步计数器，作为该计数器选择电路输出所接收的一个计数器控制信号的目的地，并作为该计数器选择电路接收所述计数值的源。
9.根据权利要求7所述的半导体测试电路，其中由所述多个计数器中的所述一个指定的所述多个部分中的所述一个指定了所述半导体存储器件的块地址。
10.一种半导体芯片，包括半导体存储器件；及自测试电路，其用于执行半导体存储器件的写操作和读操作中的至少一个的测试；所述自测试电路包括多个计数器，其指定在写操作和读操作中的所述至少一个中使用的地址信号的多个不同部分，该多个不同部分中的每一个包括一个位或多个连续的位，及切换电路，其选择性地输出用于单独地控制所述多个计数器的操作的计数器控制信号，其中各个所述计数器控制信号是公用于所述多个计数器的公共记数器控制信号以及从所述多个计数器中除所述的各个所述计数器控制信号所输出到的第二个计数器之外的第一个计数器输出的所述多个部分中的一个的最高位中的其中之一。
11.一种封装的半导体器件，包括半导体存储器件；自测试电路，其用于执行半导体存储器件的写操作和读操作中的至少一个的测试；以及封装，其中封装有所述半导体存储器件和所述自测试电路；所述自测试电路包括多个计数器，其指定在写操作和读操作中的所述至少一个中使用的地址信号的多个不同部分，该多个部分中的每一个包括一个位或多个连续的位，及切换电路，其选择性地输出用于单独地控制所述多个计数器的操作的计数器控制信号，其中各个所述计数器控制信号是公用于所述多个计数器的公共记数器控制信号以及从所述多个计数器中除所述的各个所述计数器控制信号所输出到的第二个计数器之外的第一个计数器输出的所述多个部分中的一个的最高位中的其中之一。
12.一种半导体存储器件，包括存储单元；及自测试电路，其执行所述存储单元中的写操作和读操作中的至少一个的测试；所述自测试电路包括多个记数器，由该多个计数器输出的计数值而分别指定在写操作和读操作中的所述至少一个中使用的地址信号的多个部分，其中，该多个部分中的每一个由一个位或多个连续的位组成；及切换电路，其选择性地输出用于单独地控制所述多个计数器的操作的计数器控制信号，其中各个所述计数器控制信号是公用于所述多个计数器的公共记数器控制信号以及从所述多个计数器中除所述的各个所述计数器控制信号所输出到的第二个计数器之外的第一个计数器输出的所述多个部分中的一个的最高位中的其中之一。
13.根据权利要求12所述的半导体存储器件，其中所述切换电路将所述公共计数器控制信号输出给所述多个计数器中的一个，并且将所述最高位输出给所述多个计数器中的其它计数器中的每一个。
14.根据权利要求12所述的半导体存储器件，其中，所述存储单元设置在可由所述地址信号指定的多个块中，并且该多个块共享一个数据总线，通过该数据总线将数据写入所述存储单元或从所述存储单元中读取数据。
15.一种半导体测试方法，用于执行半导体存储器件的写操作或读操作中的至少一个的测试，包括以下步骤(a)选择性地将计数器控制信号输入给多个计数器，以单独地控制该多个计数器的计数操作，其中各个计数器控制信号是该多个计数器中除所述的各个计数器控制信号所输入到的第二个计数器之外的第一个计数器的输出的最高位以及公用于所述多个计数器的公共计数器控制信号中的其中之一；及(b)通过从该多个计数器输出的各个计数值，指定构成在写操作和读操作中的所述至少一个中使用的地址信号的一个位或多个连续的位。
16.根据权利要求15所述的半导体测试方法，其中将所述公共计数器控制信号输入给所述多个计数器中的一个，并且将所述最高位输入给所述多个计数器中的其它计数器中的每一个。
17.根据权利要求15所述的半导体测试方法，其中由所述多个计数器中输入了所述公共计数器控制信号的一个计数器输出的计数值指定列地址，以便在页模式中执行写操作和读操作中的所述至少一个。
18.根据权利要求15所述的半导体测试方法，其中由所述多个计数器中输入了所述公共计数器控制信号的一个计数器输出的计数值来指定块地址，以便在块交错模式中执行写操作和读操作中的所述至少一个。
全文摘要
一种半导体测试电路，用于测试半导体存储器件，并且具有简单的结构和大量可执行的测试模式。多个计数器通过从这些计数器输出的计数值分别指定写/读地址的多个部分，其中每一个部分由一个位或多个连续位组成。切换电路选择性地输出用于单独地控制这些计数器的操作的计数器控制信号。每一个计数器控制信号是公用于这些计数器的公共计数器控制信号，或者是从这些计数器中除该计数器控制信号所输出到的第二个计数器之外的第一个计数器输出的所述多个部分之一的最高位。因此，可以将写/读地址的分配变化为计数器的计数值。
文档编号G01R31/28GK1534304SQ200410004348
公开日2004年10月6日 申请日期2004年2月13日 优先权日2003年2月14日
发明者齐藤修一 申请人:富士通株式会社