专利名称：测试多集成电路器件的方法及装置的制作方法
测试多集成电路器件的方法及装置技术领域
本实施例涉及集成电路的测试方法及装置。
背景技术：
为了提供调试操作，当前很多集成电路(IC)包括联合测试行动组(JTAG)兼容的电路(以IEEEl 149.1为标准的标准测试接入端口和边界扫描系统)。JTAG兼容电路以及在测试IC时利用该电路的方法(共同被简称为“JTAG”)提供了到IC内部�？榈姆梦事肪叮馐沟肑TAG特别适合用于调试嵌入式系统。更具体地说，在支持JTAG兼容边界扫描技术的器件里，器件的核逻辑和器件插脚之间的信号通过边界扫描单元截获，边界扫描单元耦接在一起以形成一串行扫描路径，该路径被称作边界扫描寄存器(BSR)。通常情况下，边界扫描单元不影响IC操作，然而，在测试模式下，边界扫描单元可被用来配置和/或读取数值。 例如，JTAG可被用来通过操纵外部接口到IC的BSR，以实现对某类错误(例如，短路、开路和逻辑错误)的测试。
当在IC上实施测试时，JTAG兼容电路至少包括JTAG接口和控制器，控制器可以访问指令寄存器和多个数据寄存器。JTAG接口(共同称作测试访问端口，或者TAP)或是四-互联体接口或是五-互联体接口。基本的四-互联体包括TMS (测试模式状态)、TCK (时钟)、TDI (测试数据输入)和TDO (测试数据输出)。当TRST (测试重置)互联体被实施时，JTAG插脚可包括额外的互联体。在一个实施例中，通过TRST互联体提供的测试重置信号可能会导致相应的测试重置电路生成一个系统级重置。
为了与JTAG接口相通，主机可被连接到目标IC的JTAG接口(例如，通过JTAG适配器)，并且主机可导致将信号提供到JTAG接口，或从J TAG接口读取信号。更具体地说，主机和IC的TAP控制器进行相通。该相通是通过操纵TMS和TDI上的信号，结合TCK上的时钟信号，以及通过读取通过IC呈现在TDO上的信号实现的。TAP控制器的状态可因TCK的改变而改变。
在一些多IC系统中，例如系统级封装(SiP)，可能没有足够数量的可用封装插脚来给系统的每个IC支撑专用的、外部JTAG界面插脚。一些此类系统可包括单组外部JTAG 界面插脚，该插脚间接地或直接地与各种IC的JTAG界面连接在一起。为了测试其中之一的1C，除了受测的IC之外，所有的IC均被设置为“TDI至TDO旁路(bypass)”模式(B卩，在模式下，IC的TDI互联体和TDO互联体实质上通过IC的TDI至TDO旁路寄存器被直接连接在一起)。在这样的配置中，呈现在外部TDI插脚的TDI信号被传送到受测的1C，并且由受测的IC产生的TDO信号出现在外部TDO插脚处。
例如，图1根据现有技术，示出了多个IC 102、103、104，其中这些IC的JTAG、TDO 和TDI互联体以菊花链(daisy-chain)的方式连接在一起。在所示出的配置中，通过单一的、外部JTAG接口 110，可访问所有IC 102-104。TMS插脚112和TCK插脚114与每个 IC102-104的TMS和TCK互联体直接连接在一起，并且TDI和TDO互联体以菊花链的方式连接在一起。换句话说，第一 IC 102的TDI互联体直接与外部插脚TDI 116连接在一起，该第一 1C 102的TD0互联体与该第二 1C 103的TDI互联体连接在一起，该第二 1C 103的 TD0互联体与第三1C 104的TDI互联体连接在一起，该第三1C 104的TD0互联体直接与外 部TD0插脚118连接在一起。测试任何一个1C (例如，1C 104)，其它1C (例如，IC 102、IC103)则被设置为TDI 至TD0旁路模式(例如，时钟同步于一个BYPASS指令)。时钟输入在插脚TCK 114处被提 供，TMS插脚112上的时钟同步变化逐步通过在每个IC TAP控制器(图中未显示)中实施的 标准JTAG状态机进行。在Shift_IR和Shift_DR状态下，结合每个TCK时钟脉冲，将有一 比特的数据可分别从插脚TDI 116转进和转出每个TAP指令控制器或数据寄存器(图中未 显示)。例如，典型的指令可包括读取或写入数据到数据寄存器(例如，BSR、TDI至TD0旁 路寄存器、或IDC0DE寄存器)、取样输入插脚、驱动(或浮动)输出插脚等等。尽管所有的1C 102-104都按步调进行操作，只有处于受测的IC (S卩，不处于TDI至TD0旁路模式状态下的 1C)受外部TDI插脚116上的输入信号的影响，目的是在其TD0端口上产生有效测试数据。 这些有效测试数据进而在外部插脚TD0118上产生。
图1根据现有技术，示出了多个带有JTAG测试能力的互联的1C的简化电路图；图2示出了示例系统的简化方框图，在该示例系统中，本发明主题的一个实施例 可得到实施；图3根据示例实施例，示出了带有集成测试电路的1C的简化方框图；图4根据示例实施例，示出了带有集成测试电路的多1C系统的简化方框图，以及图5根据示例实施例，示出了一种方法流程图，该方法是用于测试多1C系统的。
具体实施例方式尽管之前，JTAG兼容的多IC SiP (例如，图1的电路100)在测试SiP中的每个多 1C能力有限，测试配置是所需的，这在一个封装内可减少封装插脚和互联1C路由的数量。 实施例包括一些系统(例如，SiP)，在该系统中，多1C (例如，多控制器)上的互补测试电路 允许内部1C在没有直接将JTAG连接到外部电路的情况下(例如，没有外部JTAG插脚)可得 到全面的测试。此外，实施例包括一些配置，在该配置中，JTAG互联体是多路复用的，带有 输入从属端口和输出主端口，目的是为了减少外部封装插脚和互联1C路由。本发明主题的 实施例可被用于任何种类的多1C系统，包括SiP,片上系统(SoC),以及包括通过电路板互 联的独立封装的1C系统。尽管本发明描述了 SiP的特定的例子，应该理解该例子不刻意限 定，而是为了加强对各种实施例的理解。正如本发明所使用的，术语“插脚”是指位于封装外部电路和封装内部电路之间的 导电连接。“插脚”应该被解释为包括插脚、平板、球体，以及任何其它形式的导电连接。术 语“互联体”是指给特定1C的输入(I)导体、给特定1C的输出(0)导体、或给特定1C的供 应双重I/o功能的导体。在一些情况下，互联体可直接耦接于封装插脚，并且在其它情况 下，互联体可耦接于另1C的互联体，本发明将要进行的更详细描述。图2示出了示例系统200的简化方框图，在该系统中本发明主题实施例可被实施。 更具体地说，系统200是SiP，SiP可被纳入到器件以在三维空间(提供六个自由度的测量)中感知该器件的运动(例如，位移或旋转)，或者跟踪该器件在地球上的位置。
系统200包括多个控制器IC 210,212 (在本发明中称“控制器”)和多个换能器 220、221、222。更具体地说，主控制器210被用于与磁力换能器220和加速度换能器221接 口相连，并且从控制器212被用于与速率陀螺换能器222接口相连。磁力换能器220被配 置以产生表示地球磁场强度的信号，该信息可被用于与导航和定位相关的应用中。加速度 换能器221和速率陀螺换能器222产生一些信号(例如，指示加速度和角度变化率)，该信号 能确定线性运动和器件的定向。这些信息可用于各种目的，除了其它方面，包括确定使用哪 个定向(例如，横向或纵向)以显示显示设备上的信息。
主控制器210和从控制器212都在功能模式下、JTAG测试模式或另一种类型的测 试模式下可被配置。正如上述所表示的，当在功能模式下被配置时，主控制器210被用于与 磁力换能器220和加速度换能器221接口相连，以及从控制器212被用于与速率陀螺换能 器222接口相连。当在JTAG测试模式下被配置时，设计主控制器210和从控制器212以支 持JTAG兼容测试。
如图所示，主控制器210作为从控制器212的上游，可直接连接到各个系统的I/ O插脚，而从控制器212则不直接连接到系统的I/O插脚。在所示出的实施例中，主控制器 210与插脚230、232、234和236连接。插脚230表示一个或多个至控制器210的模拟输入， 例如，这些信号可来自一个或多个远程模拟传感器。插脚232表示串口，该串口可与一个或 多个其它外部器件(例如，未示出的其它传感器)连接。例如，该串口可对应于主/从控制器 串口以支持控制其它外部器件的主控制器210。例如在一个实施例中，该串口是I2C (集成 电路间)端口，插脚232实际上可包括两个或更多个插脚。或者，在一个实施例中，该串口是 SPI(串行外围接口)，插脚232实际上可包括四个或更多个插脚。有些器件可在实施SPI或 I2C端口时有选择(例如，端口可以是双模式I2C/SPI端口)。在其它实施例中，可会实施其 它串行或并行端口协议。
在一个实施例中，主控器210还与多个两用插脚234连接，该插脚可被用于功能模 式和JTAG测试模式。更具体地说，当主控制器210被配置为在功能模式下时，插脚234对 应于外部从端口(例如，SP1、I2C或其它端口)，这可提供与外部处理器(例如，外部应用处理 器)的互联。当主控制器210被配置为在JTAG测试模式下时，插脚234对应于外部JTAG端 口。正如下文将要进行的更详细描述，主控制器的从端口和TAP控制器(图中未显示)被多 路复用以启用插脚234的两用功能。主控制器210和从控制器212都包括“两用”互联体。 主控制器210的两用互联体耦接于两用插脚234，从控制器212的两用互联体耦接于主控制 器210的旁路互联体，下文将要进行更详细描述。基本上说，主从控制器210、212的两用互 联体对应于从端口或JTAG端口，取决于控制器处于功能模式还是JTAG测试模式。
根据一个实施例，主控制器210还与外部测试启用(TE)插脚236连接，或者在功能 模式下或者在JTAG测试模式下，该插脚被用于配置主从控制器210和212。在一个实施例 中，当插脚TE 236上没有信号被断言(assert)时，主从控制器210和212处于功能模式下， 并且两用插脚234对应于外部从端口(例如，SPI或者I2C接口)。相反，当TE插脚236上有 信号被断言时并且那个信号是从主控制器210传送到从控制器212时，主从控制器210和 212均处于JTAG测试模式，并且两用插脚234对应于外部JTAG端口。更具体地说，在JTAG 测试模式下，插脚234对应于TDI (测试数据输入)、TMS (测试模式状态)、TCK (时钟)以及TDO (测试数据输出)插脚。JTAG插脚还可包括TRST (测试复位)插脚(图中未显示)。
一旦处于JTAG测试模式下,通过将BYPASS指令时钟同步到(clock into)主从控 制器210和212的TAP控制器指令寄存器(未示出)，主控制器210或从控制器212可被配 置在“TDI到TDO旁路模式”下。在TDI到TDO旁路模式下，在TDI互联体上的时钟同步的 数据，通过TDI到TDO旁路寄存器传送到TDO互联体。在不同的时间，为了在主控制器210 上执行JTAG测试，从控制器212可被配置在TDI到TDO旁路模式下，尽管TDI到TDO旁路 模式下的配置不是所有JTAG测试所需要的。类似地，在不同的时间，为了在从控制器212 上执行JTAG测试，主控制器210可被配置在TDI到TDO旁路模式下。当主控制器210处于 TDI到TDO旁路模式状态下时，主控制器210将呈现在外部TD1、TMS、TCK、TE、插脚234以 及236上的信号传送到从控制器212相应的JTAG互联体，并且将呈现在从控制器的TDO互 联体上的信号传送到外部TDO插脚234。
虽然没有显示，系统200还可包括附加外围器件、寄存器等等。此外，应该理解系 统200仅表不本发明主题的实施例可被包含在其中的一个系统的例子。在其它实施例中， 一个系统可包括两个以上的控制器、IC而不是控制器、或/和每个控制器或每个IC可与不 同型号的换能器、端口或其它电路接口相连。根据一个实施例的带有JTAG测试能力的IC 的更一般描述将会给出。
更具体地说，图3根据一个实施例，示出了 IC (例如，控制器或其它IC)的简化方 框图，该IC包括集成测试电路300。除了测试电路300以外，该IC还包括主端口 310 (例 如，SPI或I2C端口)、从端口 312 (例如，SPI或I2C端口)以及中央处理器(CPU)314。在其 它实施例中，诸如本发明所描述的测试电路可被用于测试FPGA (场可编成栅门阵列)、ASIC (专用集成电路)，以及其它类型的1C。尽管没有示出，该IC还包括多个与CPU314接口相连 的信号(I/O)互联体、一个或多个电源互联体、一个或多个接地互联体。此外，该IC可还包 括其它硬件，这些硬件的状态可受使用测试电路300执行的操作的影响，以及一个或多个 扫描链(图中未显示)，该扫描链可被用于将测试模式反馈到CPU314或其它硬件。
测试电路300通过JTAG端口被访问，该端口包括多个JTAG互联体。JTAG互联体 包括TDI互联体340、TMS互联体341、TCK互联体342、以及TDO互联体343。该JTAG互联 体还可包括TRST (测试复位)互联体(未示出)。正如下文将要进行的更详细描述，互联体 JTAG 340-343是两用的，因为当IC被配置在功能模式下时，它们还可具有到从端口 312的 互联体的功能。然而，方便起见，图3以JTAG标志符标明了互联体340-343(以及下文将要 描述的相应的互联体350-353)。
IC的测试电路300包括多个移位寄存器、TAP控制器320、测试子系统(SS)322、多 路复用器324、325、326、327、328以及各种其它逻辑，其功能将在下文中详细描述。移位寄 存器可包括，例如，指令寄存器(IR) 330和多个测试数据寄存器(TDR) 332。
IR330通过多路复用器324和TAP控制器320接收来自TDI互联体340的信号。 该IR330是移位寄存器，它可保持TAP控制器320执行的当前指令。基本上说，IR 330的 指令内容由TAP控制器320使用来决定如何处理通过TDI互联体340接收到的信号。在很 多情况下，IR 330包括确定从来自TDI互联体340的哪个TDR 332输入信号应该被传送的 指令。该IR 330可例如位于4到7比特宽之间，但是在各种实施例中，IR 330可更窄或更 宽。
TDR 332并联在TDI互联体340(多路复用器324和控制器TAP320介入)和TDO互 联体343(多路复用器326介入)之间，以便当TAP控制器320处于适当的状态(即在Shift_ DR状态)下时，选定的TDR 332在时钟信号的每个上升沿到TCK互联体342之后，会将数据 向TDO互联体343移动一级。TDR332的大小可以是固定的或是变化的。例如，除了别的之 外，TDR 332的大小可以是当前IR330中的指令(或值)的函数。
TDR 332可包括边界扫描移位寄存器(BSR)(也常称边界扫描链或EXTEST寄存 器)、TDI到TDO旁路寄存器、可选的识别寄存器，以及影响IC功能的各种其它寄存器，后面 将要进行描述。BSR在各种实施例中可以被或可以不被实施。BSR由多个在IC周边以一种 专用通道连接的边界扫描单元组成，并且该BSR被用于将数据移送到IC的I/O插脚或从IC 的I/O插脚处移出。更具体地说，边界扫描单元可被连接在每个信号互联体(或插脚)和内 部逻辑之间。该BSR的内容可通过使用BSDL (边界扫描描述语言)文件来描述。当IC处 于TDI到TDO旁路模式时，TDI到TDO旁路寄存器(即单个位寄存器)被用于将来自TDI互 联体340的数据传送到TDO互联体343。识别寄存器(例如，32位的IDCODE寄存器)可被用 于给IC存储识别码。该识别码例如可能有格式，该格式包括制造商码、通过制造商指定的 零部件码、以及部件版本码(或者修订编号)。IDCODE寄存器中的信息可允许该IC与相应的 BSDL文件相连。与JTAG测试相关联的各种控制位也可在TDR 332中被指定。例如，在一个 实施例中的一个TDR控制位在本发明中称“ JTAG直通”控制位，该控制位控制IC是否处于 JTAG直通模式。当IC不在JTAG直通模式(例如，JTAG直通控制位被置位)，该IC生成提供 给IC的TDO互联体上的TDO信号，相反，当IC处于JTAG直通模式(例如，JTAG直通控制位 被清)，该IC从下游IC接收TDO信号，并且将TDO信号从下游IC传送到IC的TDO互联体。 换句话说，JTAG直通控制位的状态可决定最上游IC还是下游IC驱动外部TDO互联体343。
TAP控制器320可以访问IR 330和TDR 332，并且实施JTAG状态机(例如，正如 IEEE标准1149.1所定义的)，在该JTAG状态机中，状态转换基于TMS互联体341上的时钟改 变而发生。例如，该JTAG状态机有与将指令转移到IR 330相关联的状态(例如，在Shift_ IR状态)，以及与通过TDR 332转移数据相关联的另一种状态(例如，在Shift_DR状态)。一 旦指令被转移到IR 330，TAP控制器320可执行那个指令。在下文将要叙述的更详细，为 TAP控制器320定义的各种指令操作码包括指令解码逻辑(图中未显示)，该解码逻辑根据 预定义的操作码到指令的映射对被转移到IR 330的操作码进行解码。在下文将要叙述的 更详细，TAP控制器320的解码逻辑与系统的其它TAP控制器的解码逻辑不同地映射操作 码到指令。TAP控制器320也可与测试子系统322接口相连，这就给各种测试模式(例如， RAM BIST(内建式自测)、扫描(例如，电池扫描，内部扫描)、特定模拟测试模式等等提供附加 控制。
正如先前所讨论的，IC可被置于功能模式或JTAG测试模式，根据一个实施例，提 供在信号启用(TE)互联体344上的信号控制IC是否处于功能模式还是JTAG测试模式，并 且还影响多路复用器324-326的操作。更具体地说，当信号在TE互联体344上被断言时， IC处于JTAG测试模式，并且每多路复用器324-326传送与JTAG测试相关的信号，在下文 将要叙述的更详细。相反，当没有信号在TE互联体344上被断言时，IC处于功能模式，并 且每多路复用器324-326传送与功能模式相关的信号。本领域所属技术人员将理解到，在 替代实施例中，当信号在TE互联体344上被断言时，IC可处于功能模式，并且当没有信号在TE互联体344上被断言时，IC可处于JTAG测试模式。然而，方便起见，以下的说明对应 于当信号在TE互联体344上被断言时，IC处于JTAG测试模式的一个实施例。在下文将要 叙述的更详细，在各种时候，多路复用器326、327可控制为将IC置于JTAG直通模式下。在 JTAG直通模式状态下，多路复用器326、327被配置以将从下游IC (通过TD0_R (TD0相反) 互联体353)接收到的TDO信号传送到IC的TDO互联体343。因此，多路复用器326、327可 在本发明中称为“TD0多路复用器”。如上述所描述的，TDO多路复用器326的操作主要通 过提供在TE互联体344上的信号控制，并且TDO多路复用器327的操作是通过提供在TE-F 互联体354上的测试启用转发(test enable forward) (TE-F)信号的状态控制,正如先前 所提到的以及下文更详细的描述，在一个实施例中，TE-F信号的状态受TDR 332中的JTAG 直通模式控制位的影响。
基本上说，多路复用器324-327包括提供互联体340_343、350_353的两用功能且 提供JTAG的转移和通过IC的其它信号的电路。正如上面所提到的，多路复用器324-327 的操作受TE互联体344上所呈现的信号以及在TDR 332中的JTAG直通控制位状态的影 响。更具体地说，当TE互联体344上的信号对应于操作(例如，信号没有被断言)的功能模 式以及JTAG直通控制位被置位或清除时，多路复用器324-327引起两用互联体340-343、 350-353对应互联体到与CPU314连接的串口(例如I2C或SPI端口)。更具体地说，在功能 模式下，多路复用器324将来自TD1、TMS和TCK互联体340-342的信号传送到从端口 312， 以及多路复用器325将来自主端口 310的信号传送到TD1-F (TDI转发)、TMS_F (TMS转发) 和TCK-F(TCK转发)互联体350、351和352。正如先前所提到的，主端口 310可以是SPI端 口。在这样一个实施例中，在功能模式下，多路复用器327可将来自主端口 310的信号(例 如，对应于SPI MISO (主输入/从输入)信号)传送到TDO-R互联体353。类似地，当从端口 是SPI端口时，多路复用器326可将来自从端口 312的信号(例如，对应于SPI MISO信号) 传送到TDO互联体343。
相反，在JTAG测试模式下(例如，当信号在TE互联体344上被断言时)，多路复用 器324-326引起两用互联体340-343、350-352相应于JTAG互联体。更具体地说，多路复用 器324将来自TDI互联体340的信号传送到TAP控制器320，这就将信号转移到IR330或 TDR332 (取决于TAP 320控制器的状态)，并且还将来自TMS和TCK互联体341、342的信号 传送到TAP控制器320。此外，多路复用器325将来自TD1、TMS和TCK互联体340-342的 信号传送到TD1-F、TMS-F和TCK-F互联体350-352。当JTAG直通控制位被重置/清除以 及TE-F信号被断言时(即，IC处于JTAG直通模式下)，呈现在TDO-R互联体353上的信号， 通过多路复用器327，被传送到多路复用器326，并且多路复用器326将来自多路复用器327 的信号传送到TDO互联体343。否则，IC不在JTAG直通模式下(例如，JTAG直通控制位被 置位)，多路复用器326将来自TDR332其中之一的信号传送到TDO互联体343。在JTAG直 通模式下，在 TDI/TMS/TCK 接 口 340-342 和 TD1-F/TMS-F/TCK-F 接 口 350-352 之间传播的 信号不受时钟约束。类似地，在TDO-R接口 353和TDO接口 343之间传播的信号也不受时 钟约束。
在一个实施例中，TE信号可通过AND逻辑360和TE-F (测试启用转发)互联体354 被传送到下游器件(例如，下游1C)。更具体地说，AND逻辑360接收呈现在TE互联体344上 的信号且接收TE直通启用信号。该TE直通启用信号可以是基于TE信号的状态和TDR332中的JTAG直通控制位而生成的，表示是否IC允许或阻止TE信号被传送到下游器件。当信 号在TE互联体344上被断言时并且TE直通启用信号被断言时(例如，TDR332中的指定位 处被重置/清除并且IC处于JTAG直通模式下)，AND逻辑360在TE-F互联体354上断言 TE-F信号。TE-F互联体354可进而耦接于下游IC (图中未显示)的TE互联体。
与TE-F互联体354相似，且结合图4将要更详细描述的，TD1-FTMS_F、TCK_F互联 体350-352可耦接下游IC的相应TD1、TMS和TCK互联体。此外，TDO-R互联体353可耦接 下游IC的相应TDO互联体。如上述所讨论的，TDO多路复用器327的操作是通过TE-F信 号的状态控制的。因此，在一个实施例中，TDO多路复用器327的操作受JTAG直通控制位 状态和相应的TE直通启用信号的影响。当TE-F信号被断言时，TDO多路复用器327将呈 现在TDO-R互联体353上的信号传送到TDO多路复用器326 (这进而可将信号传送到TDO 互联体343)。
根据一个实施例，测试电路300还包括支持IC和任何下游IC协调重置的电路。以 下说明假设系统支持低有效重置，但是本领域所属技术人员将理解到替换的系统可支持高 有效重置。根据一个实施例，该重置电路被配置使得当信号在TE互联体344被断言时，重 置通过外部重置信号(例如，来自外部测试设备或上游IC的呈现在RESETB互联体364上的 重置信号)控制，并且其它系统重置(例如，电源上电重置或者来自CPU314的重置)都是不 相干的。
在一个实施例中，重置电路包括AND逻辑359、OR逻辑361和AND逻辑362。AND 逻辑359、OR逻辑361和AND逻辑362接收与重置条件相关的各种信号。输入到AND逻辑 359的信号可包括，例如，P0R_B (上电重置，低断言)信号、来自CPU314的重置信号(低断 言)。当输入到AND逻辑359的两个信号处于高时，则AND逻辑359的输出信号处于高，并 且当任何上述两个信号处于低时，则AND逻辑359的输出处于低。在器件加电时P0R_B信 号可处于低，否则处于高，以及当CUP314试图重置下游IC时，CPU重置信号可处于低。输 入到OR逻辑361的信号包括来自AND逻辑359的输出信号和TE信号(例如，来自TE互联 体344)。当输入到OR逻辑361的任何信号处于高，OR逻辑361的输出信号处于高，以及当 所有信号处于低时，OR逻辑361的输出信号处于低。在功能模式下，TE信号处于低，因此, 除了呈现在RESETB互联体364上的外部重置信号以外，功能模式下的重置是通过P0R_B和 CPU重置信号支配的。相反，在JTAG测试模式下，TE信号处于高，因此，当IC处于JTAG测 试模式下，OR逻辑361的输出信号总是处于高。换句话说，当TE信号在高时，只有外部重 置 364 可以断言 INT_RESETB 和 RESETB_F。
来自OR逻辑361的输出被提供给AND逻辑362，AND逻辑362也接收来自外部重 置互联体364的信号。当来自OR逻辑361的信号处于低，或来自外部重置互联体364的信 号处于低时，AND逻辑362断言内部重置(INT_RESETB)和RESETB-F互联体(重置转发)366 上的信号。或者，当来自OR逻辑361的信号和来自外部重置互联体364的信号都处于高时， AND逻辑362不断言互联体RESETB-F366上的信号。正如上述说明所表示的，在JTAG测试 模式下(即，当来自OR逻辑361的输出处于高时)，在RESETB-F互联体366上的信号状态是 通过外部重置互联体364上的信号支配的。RESETB-F互联体366可耦接于下游IC的相应 重置互联体。因此，重置信号可通过IC提供给下游1C。
当IC处于功能模式下时，在各种实施例中系统时钟(CLK)可通过芯片上振荡器(OSC) 370、芯片上锁相环路、芯片上数字锁相环路、其它芯片上时钟源，或者外部(片外)时 钟源提供。相反，当IC处于JTAG测试模式下时，系统时钟经由EXTCLK (外部时钟)互联体 374通过外部时钟源(例如，通过外部测试设备生成的时钟)提供。根据一个实施例，IC还包 括多路复用器328，该复用器基于TE互联体344上被断言的信号有选择地提供系统时钟并 且将时钟信号传送到CLK-F (时钟转发)互联体376。当没有信号在TE互联体344 (例如， IC处于功能模式下)上被断言时，多路复用器328使用来自OSC 370 (或者另一时钟源)的 时钟信号作为系统时钟，并且将该时钟信号传送到CLK-F互联体376。相反，当信号在TE互 联体344上被断言时(例如IC处于JTAG测试模式下)，多路复用器328使用提供在EXTCLK 互联体374上的时钟信号作为系统时钟，并且将该时钟信号传送到CLK-F互联体376。CLK-F 互联体376可耦接于下游IC的相应的EXTCLK互联体。因此，时钟信号可通过IC提供给下 游1C。
正如上述所讨论的，多IC可以以启用与功能模式和JTAG测试模式相关联的在多 IC之间被传送的各种信号的方式耦接在一起。根据示例实施例，图4示出了带有集成测试 电路的多IC系统400 (例如，封装中的系统(SiP))的简化方框图。更具体地说，多IC系统 400示出为包括三个IC402、403、404。尽管系统400被显示包括三个IC402-404和相关联 的测试电路412-414，实施例可在仅包括两个IC和测试电路的系统中被实施，或在包括三 个以上的IC和测试电路的系统中被实施。此外，尽管每IC402-404可有诸如像结合图3的 IC所示出的配置，IC402-404是以简化的格式被显示的(例如，图3的CPU、重置电路、时钟 电路以及各种其它电路为了简便和清晰在图4中没有被示出)。
系统400可通过两用插脚440、441、442、443与外部电路(例如其它系统电路或外 部测试设备)相通，并且每个IC402-404IC可与两用插脚440-443接口相连，或通过相应的 互联体实现彼此接口相连。插脚440-443和互联体是两用的，正如先前所描述的，因为当 IC402-404处于JTAG测试模式下时它们具有JTAG插脚/互联体的功能，且当IC402-404被 配置在功能模式下时可替换地具有提供与IC402-404的从端口 412-414相连接的插脚/互 联体的功能。此外，系统400包括TE插脚444，其与IC402上的TE互联体(图中未显示)相 联。如前在图3相关部分所述，在TE插脚444上断言的TE信号可通过IC402利用AND逻 辑460将其传送到下游IC403的TE互联体(图中未显示)，TE信号可通过IC403利用AND逻 辑461将其传送到下游IC404的TE互联体445。
IC402-404是以串联(例如，以菊花链链接在一起)方式连接在一起的，以便每个IC 是来自其它IC的上游或下游。正如本发明所使用的，术语“上游1C”，因其涉及到串联配置 中两个IC之间的关系，是指串联对中的比与其相连的其它IC更近地耦接于外部插脚(例 如，插脚440-443)的1C。类似地，术语“下游1C”，是指串联对中的比与其相连接的其它IC 并不更近地耦接于外部JTAG插脚的1C。因此，在图4中，IC402是IC403和IC404的上游， IC403是IC402的下游和IC404的上游，并且IC404是IC 402和IC403的下游。
每个IC402-404 包括测试电路 405、406、407 以及从端口 412、413、414 (例如，SPI 或I2C端口)。每个IC402和IC 403还包括主端口 415和416(例如，SPI或I2C端口)。由 于IC 404是最下游的1C，所以IC404可选择地可包括主端口 417 (以及多路复用器429、 432)，但是它们不是必要的。为了简单起见，尽管没有被显示，每个IC402-404还可包括耦 接于与主从端口 412-417之间的CPU (或其它电路)、与CPU (或其它电路)接口相连的信号(I/O)互联体、一个或多个扫描链、一个或多个电源互联体、以及一个或多个接地互联体等坐寸ο
当IC402处于功能模式下时(例如，TE信号没有被断言)，呈现在两用插脚440-442 上的信号通过IC 402的两用互联体(图中未显示)和多路复用器424被提供给从端口 412， 并且IC402的CPU (或其它电路)可作用于这些信号。此外，IC402的CPU (或其它电路) 可通过主端口 415、多路复用器427、以及IC 402、403之间的各种互联体给多路复用器425 和下游IC403的从端口 413提供信号。类似地，IC403的CPU (或其它电路)可通过主端口 416、多路复用器428、以及IC 403、404之间的各种互联体给多路复用器426和进一步的下游IC404的从端口 414提供信号。因此，系统400中的各种IC402-404可在主从配置中操作，在该配置中IC 402可以是IC403的主控(master)，并且IC403可以是IC404的主控。
与图3的IC 一样，测试电路405-407通过JTAG端口被断言，每个包括多个JTAG互联体，正如先前所描述的，(例如，互联体TD1、TMS、TCK和TD0)。最上游IC (例如，IC402)的 JTAG互联体耦接于两用插脚440-443。更具体地说，两用插脚440-443包括TDI插脚440、 TMS插脚441、TCK插脚442以及TDO插脚443，正如上述所描述的，当IC402-404处于功能模式下时，这些插脚可成双为串行端口插脚。两用插脚440-443和相应的互联体还可包括 TRST插脚和一些互联体(图中未显不)。
每个测试电路405-407包括多个移位寄存器、TAP控制器420、421、422，测试子系统(图中未显示)、多路复用器 424、423、424、425、426、427、428、429 (可选择)、430、431、432 (可选择)、433、434、435、以及正如结合图3先前所描述的各种其它逻辑。此外，系统400还可包括与IC 402的TE互联体(图中未显示)相连的TE插脚444，并且每个测试电路405-407 可包括使呈现在TE插脚上的信号被传送到下游IC并且控制多路复用器424-435的功能的电路。正如先前所描述的，当TE信号在TE插脚上被断言并且TAP控制器420、421尚没有阻隔TE信号向下游IC传播时，每个IC402-404将接收该TE信号。
当TE信号被断言时(例如，IC 402-404处于JTAG测试模式)，多路复用器424-426 传送呈现在它们的JTAG接口的输入JTAG信号(B卩TD1、TMS、TCK)到TAP控制器420-422 以及与它们相关的数据和指令寄存器，并且多路复用器427、428将输入JTAG信号传送到相应的下游1C。例如，IC402的多路复用器427将输入JTAG信号(即通过两用插脚440-442 和IC 402的两用互联体被接收的信号)传送到IC403，而IC403的多路复用器428将输入 JTAG信号(即通过IC402、403的两用互联体被接收的信号)传送到IC404。因此，在JTAG 测试模式下，每个IC402-404接收相同的JTAG信号。
每次仅一个IC402-404的TAP控制器420-422产生输出到TDO插脚443上的信号， 并且测试电路405-407被配置以便呈现在TDO插脚443上的信号对应于单个TAP控制器 420-422产生的信号。为了接收来自特定TAP控制器420-422的输出信号(B卩，TDO信号)， 所有的上游IC被重置/清除到JTAG直通模式。正如先前所讨论的，为将IC重置/清除为 JTAG直通模式，在该IC的TE互联体 上的信号被断言，并且在上游IC的TDR中的JTAG直通控制位被重置/清除。在这种配置下，该IC将把在其TDO-R互联体(例如，图3的TDO-R 互联体353)上所接收的信号传送到其TDO互联体(例如，图3的TDO互联体343)，正如先前所解释的。例如，为了接收来自IC 404的TAP控制器422的输出信号，IC402、403被配置在JTAG直通模式下。因此，多路复用器435将接收到的来自TAP控制器422上的测试输出信号传送到IC404的TDO互联体(图中未显示)，这些信号在TDO-R互联体和IC 403的多路复用器431处被接收。IC403的多路复用器431和434进而将测试输出信号(来自TAP控制器422)传送到IC 403的TDO互联体(图中未显示)，这些信号在TDO-R互联体(图中未显示)和IC 402的多路复用器430处被接收。IC402的多路复用器430和433进而将测试输出信号(来自TAP控制器422)传送到与TDO插脚443连接的IC402的TDO互联体(图中未显示)。因此，当IC 402、403处于JTAG直通模式下时，来自IC 404的TAP控制器422的测试输出信号可通过IC 402,403传送到系统400的TDO插脚443。
类似地，为了接收来自IC403的TAP控制器421的输出信号，IC402被配置在JTAG 直通模式下。因此，多路复用器434将接收到的来自TAP控制器421的测试输出信号传送到IC 403的TDO互联体(图中未显示)，这些信号在TDO-R互联体(图中未显示)和IC 402 的多路复用器430处被接收。IC402的多路复用器430和433进而将测试输出信号(来自 TAP控制器421)传送到与TDO插脚443连接的IC 402的TDO互联体(图中未显示)。因此， 当IC402被适当配置时，来自IC403的TAP控制器421的测试输出信号可通过IC402传送到系统400的TDO插脚443。
正如先前所讨论的，与TAP控制器相关联的指令寄存器(例如，图3的IR330)保持当前指令，IR的内容和测试数据寄存器(例如，图3的TDR332)中的各种位的状态影响TAP 控制器如何处理或传输接收到的信号。更具体地说，每个TAP控制器420-422包括指令解码逻辑(图中未显示)，该指令解码逻辑根据预定义的操作码到指令的映射对转移到TAP控制器的IR的操作码进行解码。正如上述讨论所表示的，在JTAG直通模式下，每个IC 402-404 接收相同的JTAG输入信号(B卩，TD1、TMS、TCK)。因此，每个IC 402-404将相同的操作码时钟同步到其相应的IR。在一个实施例中，为了避免多IC试图在TDO插脚443上产生输出测试数据这样情形的出现，在包括多IC和TAP控制器(如系统400)的系统中的每个TAP控制器根据不同的、来自其它TAP控制器的预定义的操作码-指令映射(例如，硬编码进每个 TAP中的映射)被操作。更具体地说，每个TAP控制器的解码逻辑以不同于其它TAP控制器对相同一组操作码组进行解码的方式对一组操作码进行解码。换句话说，当第一 TAP控制器可进行引起第一 TAP控制器执行第一操作的操作码到第一指令的映射时，第二 TAP控制器则进行相同的操作码到第二且不同的指令的映射，其引起第二 TAP控制器执行与第一操作不同的第二操作。
图4系统400将被用于为多IC系统的每个IC进一步解释不同操作码到指令映射的执行。为了便于解释，假设图4系统400只包括IC402、403，其中IC 402是主控制器，IC 403是从控制器。根据一个实施例，IC 402的TAP控制器解码逻辑将基于第一预定义的操作码到指令映射执行操作，并且IC403的TAP控制器解码逻辑将基于不同于所述第一预定义的操作码到指令映射的第二预定义的操作码到指令映射执行操作。在一个实施例中，操作码到指令映 射被定义为使得TAP控制器可同时执行不同的指令。然而，操作码到指令映射是兼容的，因为一次只有一个IC的TAP控制器可执行一条驱动信号到TDO互联体443上的指令。在一个实施例中，操作码到指令的映射使得每个其它的TAP控制器要么执行BYPASS 指令，要么执行一些其它指令(即，“非BYPASS”指令，其包括BYPASS指令以外的其它指令)。
例如，在一个实施例中，操作码到指令映射可被预定义使得对于系统的仅一个IC 任何给定的操作码只映射到非BYPASS指令，并且对系统的所有其它IC相同的操作码映射到BYPASS指令。因此，主控制器IC 402基于预定义映射执行操作，在该映射中第一组操 作码对应于非BYPASS指令，并且相互排斥的第二组操作码对应于BYPASS指令。此外，从 控制器IC 403基于不同的预定义映射执行操作，在该映射中相同的第一组操作码对应于 BYPASS指令，并且相同的第二组操作码的至少一些对应于非BYPASS指令(但是它们无须对 应于非BYPASS指令，且它们也可对应于BYPASS指令)。
下面的表I是对包括三个IC和相应的TAP控制器(例如，图4的TAP 420-422)的 系统的JTAG指令集的一个例子。尽管操作码到指令的特定映射在表I中被列了出来，应该 理解可定义与表I中的指令集不同的指令集，和/或各种指令可被映射到不同的操作码。
权利要求
1.一种集成电路，包括 第一输入互联体，被配置以接收输入信号； 第一测试启用互联体，被配置以接收测试启用信号； 控制器，用于基于与所述输入信号相应的值执行所述集成电路的测试； 输入端口 ；以及 第一多路复用器，耦接于所述第一输入互联体，所述控制器和所述输入端口，并且可控制为响应所述测试启用信号的非断言传递所述输入信号到所述输入端口，并且可控制为响应所述测试启用信号的断言传递所述输入信号到所述控制器。
2.根据权利要求1所述的集成电路，其中 所述测试控制器是联合测试行动组(JTAG)兼容控制器；以及 所述输入端口是从包括相互集成电路(I2C)端口和串行外围接口(SPI)端口的组中选择的。
3.根据权利要求1所述的集成电路，还包括 第一输出互联体，被配置以产生输出信号；以及 第二多路复用器，耦接于所述第一输出互联体和所述第一输入互联体，并且可控制为响应所述测试启用信号的断言以传递所述输入信号到所述第一输出互联体使得生成为所述输出信号。
4.根据权利要求3所述的集成电路，还包括 输出端口，耦接于所述第二多路复用器，并且被配置以产生输出端口信号，其中所述第二多路复用器可控制为响应所述测试启用信号的非断言来传递所述输出端口信号到所述第一输出互联体使得生成为所述输出信号。
5.根据权利要求4所述的集成电路，其中所述输出端口是从包括相互集成电路(I2C)端口、串行外围接口(SPI)端口、以及双模式I2C/SPI端口的组中选择的。
6.根据权利要求1所述的集成电路，还包括 控制位，被配置以存储表示所述集成电路在或者不在JTAG直通模式的第二指示； 第一测试数据输出互联体，被配置以产生测试输出数据； 第二测试数据输出互联体，被配置以接收来自下游集成电路的远程产生的测试输出数据； 第二多路复用器，耦接于所述第一测试数据输出互联体，并且可控制使得当所述第一指示是所述集成电路不在所述JTAG直通模式时，传递所述集成电路产生的第一测试输出数据到所述第一测试数据输出互联体使得生成所述测试输出数据；以及 第三多路复用器，耦接于所述第二测试数据输出互联体和所述第二多路复用器，并且可控制使得当所述第二指示是所述集成电路在所述JTAG直通模式时，传递所述远程产生的测试输出数据到所述第二多路复用器使得生成在所述第一测试数据输出互联体上的所述测试输出数据。
7.根据权利要求1所述的集成电路，还包括 第二测试启用互联体，被配置以产生作为输出信号的所述测试启用信号。
8.根据权利要求1所述的集成电路，还包括 重置互联体，被配置以接收外部重置信号；以及重置电路，耦接于所述重置互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部重置信号的输出重置信号。
9.根据权利要求1所述的集成电路，还包括 外部时钟互联体，被配置以接收外部时钟信号；以及 时钟电路，耦接于所述外部时钟互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部时钟信号的输出时钟信号。
10.一种多集成电路系统，包括 多个外部插脚； 第一集成电路，具有第一测试访问端口(TAP)控制器、第一指令寄存器、至少一个第一测试数据寄存器(TDR)、耦接于所述多个外部插脚的多个第一互联体、以及多个第二互联体；以及 第二集成电路，具有第二 TAP控制器、第二指令寄存器、至少一个第二 TDR、以及耦接于所述多个第二互联体的多个第三互联体； 其中所述第一 TAP控制器当操作码被时钟同步到所述第一指令寄存器时被配置以映射操作码到引起所述第一 TAP控制器执行第一操作的第一指令，以及所述第二 TAP控制器当操作码被时钟同步到所述第二指令寄存器时被配置以映射所述操作码到与所述第一指令不同的第二指令，其中所述第二指令引起所述第二 TAP控制器执行与所述第一操作不同的第二操作。
11.根据权利要求10所述的多集成电路系统，其中 所述多个外部插脚包括被配置以接收TE信号的测试启用(TE)插脚； 所述多个第一互联体包括耦接于所述TE插脚的TE互联体；以及所述第一 IC还包括从端口，其中当所述TE信号被去断言时，一组所述第一互联体被耦接于所述从端口，并且当所述TE信号被断言时，所述第一互联体的所述组被耦接于所述第一 TAP控制器。
12.根据权利要求11所述的多集成电路系统，其中所述第一集成电路还包括 第一多路复用器，耦接于所述第一互联体的所述组、耦接于所述从端口、并且耦接于所述第一 TAP控制器，其中，所述第一多路复用器基于所述TE信号可控制使得当所述TE信号被去断言时，耦接所述第一互联体的所述组到所述从端口，并且当所述TE信号被断言时，耦接所述第一互联体的所述组到所述TAP控制器。
13.根据权利要求12所述的多集成电路系统，其中所述第一集成电路还包括 主端口 ；以及 第二多路复用器，耦接于所述第一互联体的所述组、耦接于所述主端口、并且耦接于一组所述第二互联体，其中所述第二多路复用器基于所述TE信号可控制使得当所述TE信号被去断言时，耦接所述主端口到所述第一互联体的所述组，并且当所述TE信号被断言时，耦接所述第一互联体的所述组到所述第二互联体的所述组。
14.根据权利要求10所述的多集成电路系统，其中 所述多个外部插脚包括被配置以接收TE信号的测试启用(TE)插脚； 所述多个第一互联体包括耦接于所述TE插脚的第一 TE互联体； 所述多个第二互联体包括TE-转发互联体；所述多个第三互联体包括耦接于所述TE-转发互联体的第二 TE互联体；以及 所述第一 IC还包括耦接于所述TE互联体和所述TE-转发互联体之间的电路，使得通过所述TE-转发互联体、所述第三互联体中的一个、以及所述TE互联体将所述TE信号从所述第一集成电路传送到所述第二集成电路。
15.根据权利要求10所述的多集成电路系统，其中所述第二集成电路还包括多个第四互联体，并且该系统进一步包括 至少一个第三集成电路，具有第三TAP控制器、第三指令寄存器、至少一个第三TDR、以及耦接于所述多个第四互联体的多个第五互联体，其中所述第三TAP控制器被配置使得当操作码被时钟同步到所述第三指令寄存器时将所述操作码映射到所述第一指令或所述第二指令。
16.一种用于测试多集成电路系统的方法，所述多集成电路系统至少包括带有第一测试控制器的第一集成电路和带有第二测试控制器的第二集成电路，该方法包括步骤 配置所述第一测试控制器和所述第二测试控制器于测试模式中； 将第一操作码时钟同步到与所述第一测试控制器相关联的第一指令寄存器并且到与所述第二测试控制器相关联的第二指令寄存器； 所述第一测试控制器基于所述第一操作码执行第一指令，其中所述第一指令引起所述第一测试控制器执行第一操作；以及 所述第二测试控制器基于所述第一操作码执行第二指令，其中所述第二指令与所述第一指令不同，并且所述第二指令弓I起所述第二测试控制器执行与所述第一操作不同的第二操作。
17.根据权利要求16所述的方法，其中所述配置步骤包括 断言提供给所述第一集成电路的测试启用信号使得将所述第一集成电路置于所述测试模式中；以及 配置所述第一集成电路以传送所述测试启用信号到所述第二集成电路使得将所述第二集成电路置于所述测试模式中。
18.根据权利要求16所述的方法，其中所述配置步骤包括 断言提供给所述第一集成电路的测试启用信号使得将所述第一集成电路的两用互联体的第一组从所述第一集成电路的第一从端口解耦，并且将所述第一集成电路的两用互联体的所述第一组耦接于所述第一测试控制器。
19.根据权利要求18所述的方法，还包括 去断言提供给所述第一集成电路的所述测试启用信号使得将两用互联体的所述第一组从所述第一测试控制器解耦，并且将两用互联体的所述第一组耦接于所述第一从端口。
20.根据权利要求16所述的方法，其中所述第一指令或所述第二指令中的一个是BYPASS指令，并且所述第一指令和所述第二指令中的另一个是非BYPASS指令。
21.根据权利要求16所述的方法，还包括 将第二操作码时钟同步到与所述第二测试控制器相关联的所述第二指令寄存器，其中，所述第二操作码和所述第一操作码不同；以及 所述第二测试控制器基于所述第二操作码执行所述第一指令。
全文摘要
本发明涉及测试多集成电路器件的方法及装置。实施例包括的系统包括至少一个集成电路(IC)以及用于对它们进行测试的方法。每个IC包含用于接收输入信号的输入互联体，用于接收测试启用信号的测试启用互联体，以及用于执行该集成电路测试的控制器(例如，TAP控制器)，其中该执行是基于至少在寄存器(对应于输入信号的值)中的值进行的。每个IC还包括输入端口和耦接于第一输入互联体的多路复用器，至少一个寄存器，和输入端口。该多路复用器可控制为将输入信号传送到输入端口以响应测试启用信号的非断言，并且将输入信号传送到至少一个控制器以响应测试启用信号的断言。当系统包括多个控制器时，每个控制器可执行不同的操作码至指令映射。
文档编号G01R31/3185GK103033736SQ20121034901
公开日2013年4月10日 申请日期2012年9月19日 优先权日2011年9月30日
发明者M·E·斯坦雷, J·S·瓦卡罗 申请人:飞思卡尔半导体公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
