专利名称：Cmos电路的闩锁效应测试方法
技术领域：
本发明涉及一种测试方法，尤其是指一种用于CMOS电路的闩锁效应测试方法。
背景技术：
目前，CMOS集成电路出厂前大都需进行抗闩锁能力的测试，以判断闩锁对集成电路产生的影响。测试CMOS集成电路抗闩锁能力的标准主要是JEDEC78，目前国外已有根据该标准而设计制造的仪器设备，用于测试CMOS集成电路的抗闩锁能力。JEDEC78规定的完整的CMOS集成电路抗闩锁能力的测试流程图请参阅图1所示。其中，ATE测试是指自动测试设备(Auto TestEquipment)测试，能够测试待测器件的功能及参数。ATE测试在真正的抗闩锁能力测试前后分别进行一次，以保证抗闩锁能力测试的准确性，在抗闩锁能力测试前进行ATE测试是保证待测器件是好的，在抗闩锁能力测试后进行ATE测试是看抗闩锁能力测试是否将待测器件损坏。真正的抗闩锁能力测试主要包括正电流测试、负电流测试和过电压测试三部分，各部分测试并不需要在每次抗闩锁能力测试中都进行，而是根据试验项目选择特定的测试进行。下面详细说明正电流测试、负电流测试和过电压测试的测试步骤。
正电流测试的步骤如下步骤1偏置待测器件。请参阅图2所示，所有的输入引脚，包含处于输入态或高阻态的双向I/O引脚、未预置的I/O引脚，都连接到最大逻辑高电平。已预置的I/O引脚则按照它所定义的状态进行偏置，即需要连接高电平的引脚连接在高逻辑状态下，需要连接低电平的引脚则连接在低逻辑状态下。待测器件保持在一个稳定温度下。这时，测试每一Vsupply引脚的Inom。
步骤2对待测引脚施加触发源脉冲。脉冲幅度请参照表1，持续时间请参照表2，波形如图3所示。
步骤3移去触发源后，使待测引脚返回施加触发源脉冲之前的状态，再测试每一Vsupply引脚的Isupply。若任意一个Isupply大于或等于表3中所规定的失效标准，则可判定闩锁已发生，则移去待测器件上所加的电源，停止对该待测器件的抗闩锁能力测试，换上新的待测器件，返回步骤1，进行新的待测器件的抗闩锁能力测试。
步骤4如果没有发生闩锁，则在经过必要的冷却时间后，对所有的测试引脚重复重复步骤2-步骤3。
步骤5所有的输入引脚，包含处于输入态或高阻态的双向I/O引脚，未预置的I/O引脚，都连接到最大逻辑低电平。已预置的I/O引脚则按照它所定义的状态进行偏置，即需要连接高电平的引脚连接在高逻辑状态下，需要连接低电平的引脚则连接在低逻辑状态下，重复步骤2-步骤4。
表1 抗闩锁能力测试条件
表2 抗闩锁能力测试中时间参数的定义
表3 抗闩锁能力测试的失效标准
负电流测试的步骤与正电流测试的步骤相同，其中步骤1在偏置待测器件时请参阅图4所示，步骤2所施加的触发源脉冲波形请参阅图5所示。
过电压测试的步骤1至步骤4与正电流测试的步骤相同，其中步骤1在偏置待测器件时请参阅图6所示，步骤2所施加的触发源脉冲波形请参阅图7所示。步骤5为对每一个Vsupply引脚都进行步骤1-步骤4，这是因为换一个Vsupply后需要将其余Vsupply重新接到要求的电源上。而且，过电压测试是针对每一个Vsupply引脚进行。为了确保能够得到有效的抗闩锁能力的参数，输入高电平应保持在器件规定的高逻辑范围内(通常在比过电压测试大70％)。如果输入电平不在有效高逻辑范围内，器件的状态变化也会引起Inom的改变，因而可能会得到无效数据。
但是，根据这种方法测试CMOS集成电路的抗闩锁能力，仅仅能得到该CMOS集成电路的触发电压/电流是否通过某一标称值(对于电流，取100mA或1.5倍电源电流(取其中的大值)；对于电压，通常为1.5倍电源电压)，而不能得到该CMOS集成电路实际的抗闩锁能力参数。CMOS集成电路实际的抗闩锁能力参数是指电路触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流，这些数值对电路设计者和电路生产厂来说意义重大，可以指导设计和生产。而且，该方法所采用的测试流程和测试过程中所施加的触发源脉冲波形比较复杂，在实际使用中不太方便。
发明内容本发明的主要目的在于提供一种能够准确测试CMOS集成电路抗闩锁能力的参数且使用方便的CMOS电路的闩锁效应测试方法。
本发明的目的是通过以下技术方案实现的一种CMOS电路的闩锁效应测试方法，可用于测试CMOS集成电路的触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流抗闩锁能力参数，测试时首先将待测器件所有的输入端连接到地，输出端悬空，然后按如下步骤进行A、对待测端进行直流电压扫描测试，直到待测端对地导通，得到待测端的触发电压Von。
B、对待测端进行脉冲电流Ipulse测试，直到出现闩锁，得到触发电流和维持电压/电流。
C、对待测端进行脉冲电压Vpulse测试，直到出现二次击穿，得到二次击穿电压/电流。
与现有技术相比，本发明CMOS电路的闩锁效应测试方法可得到CMOS集成电路触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流等实际的抗闩锁能力参数，这些参数对电路设计者和电路生产厂来说意义重大，可以指导设计和生产，降低设计成本及使用的风险。而且，该方法所采用的测试流程和测试过程中所施加的触发源脉冲波形比较简单，在实际使用中比较方便。
下面结合附图和实施例对本发明进一步说明。
图1为现在CMOS电路的闩锁效应测试方法的流程图。
图2为正电流测试电路偏置图。
图3为正电流测试时正脉冲电流波形。
图4为负电流测试电路偏置图。
图5为负电流测试时负脉冲电流波形。
图6为过电压测试电路偏置图。
图7为过电压测试时电压波形。
图8为本发明CMOS电路的闩锁效应测试方法的流程图。
图9为本发明CMOS电路的闩锁效应测试方法测试结果图。
具体实施方式请参阅图8所示，本发明CMOS电路的闩锁效应测试方法，可用于测试CMOS集成电路的触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流抗闩锁能力参数，测试时首先将待测器件所有的输入端连接到地，输出端悬空，然后按如下步骤进行步骤1首先对待测端进行直流电压扫描测试，直到待测端对地导通，得到待测端的触发电压Von。在具体实施时，直流电压的扫描范围可以从0V开始，步长为0.5V，电流限制为50mA。从电源端的IV特性可以看到，在电压小于某值时电流很�。缪勾锏侥持凳钡缌魍蝗辉龃蟆５缌魍蝗辉龃笫彼杂Φ牡缪故稻褪谴シ⒌缪梗氩卧耐�9所示，Von即为触发电压。
步骤2对待测端进行脉冲电流Ipulse测试，直到出现闩锁，得到触发电流和维持电压/电流。在具体实施时，脉冲电流可以从0mA开始，脉冲宽度50ms，占空比为20％，步长根据需要设置，电压范围限制为Von+1V。随电流的增加电压也一直增加，当电流达到某值时电压突然下降，则说明待测器件进入闩锁，电压突然下降时所对应电流即为触发电流，下降后第一个电压/电流即为维持电压/电流，请参阅图9所示，Vh/Ih即为维持电压/电流。
步骤3对待测端进行脉冲电压Vpulse测试，直到出现二次击穿，得到二次击穿电压/电流。器件进入闩锁后，若未有一定的限流措施，其电流将迅速增加，直到发生热电击穿，使器件烧毁，发生热电击穿的电流/电压就叫做二次击穿电流/电压。二次击穿电流是器件能耐受的最大闩锁电流。在具体实施时，脉冲电压可以从0V开始，脉冲宽度50ms，占空比为20％，步长根据需要设置，电流范围以不损坏设备为准且能够产生二次击穿为主，首次测试时可设置较低值，然后根据需要增加，记录测试得到的二次击穿电压/电流，请参阅图9所示，Vt2/It2即为二次击穿电压/电流。
下面是使用本发明CMOS电路的闩锁效应测试方法进行测试的一个实施例。某EPROM电路出现失效，失效现象有三种，分别为存储单元信号全部遗失、部分遗失、地址码的某管脚一直为零。通过失效分析发现失效样品的电源端都受到过高电压脉冲的冲击，怀疑是闩锁损伤失效，决定测试良品的抗闩锁特性。表4为测试结果。
表4 EPROM电路电源端抗闩锁能力测试结果
根据该样品的技术指标，闩锁触发电流的额定值大于200mA。样品1符合技术指标的规定，而样品2刚刚达标。然而，样品1的维持电压为2.296V，偏低。一旦发生闩锁，由于电源电压额定值为7V，该值比维持电压大得多。在电源不关断的情况下，闩锁不会自动退出。测试结果表明该种器件的抗闩锁能力一般，与失效分析的结果比较一致。
与现有技术相比，本发明CMOS电路的闩锁效应测试方法可得到CMOS集成电路触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流等实际的抗闩锁能力参数，这些参数对电路设计者和电路生产厂来说意义重大，可以指导设计和生产，降低设计成本及使用的风险。而且，该方法所采用的测试流程和测试过程中所施加的触发源脉冲波形比较简单，在实际使用中比较方便。
权利要求
1.一种CMOS电路的闩锁效应测试方法，其特征在于所述测试方法可用于测试CMOS集成电路的触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流抗闩锁能力参数，测试时首先将待测器件所有的输入端连接到地，输出端悬空，然后按如下步骤进行A、首先对待测端进行直流电压扫描测试，直到待测端对地导通，得到待测端的触发电压Von；B、对待测端进行脉冲电流Ipulse测试，直到出现闩锁，得到触发电流和维持电压/电流；C、对待测端进行脉冲电压Vpulse测试，直到出现二次击穿，得到二次击穿电压/电流。
2.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤A直流电压的扫描范围可以从0V开始，步长为0.5V。
3.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤A电流限制为50mA。
4.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤B脉冲电流可以从0mA开始，脉冲宽度50ms，占空比为20％，步长根据需要设置。
5.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤B电压范围限制为Von+1V。
6.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤C脉冲电压可以从0V开始，脉冲宽度50ms，占空比为20％，步长根据需要设置。
7.如权利要求1所述的CMOS电路的闩锁效应测试方法，其特征在于步骤C电流范围以不损坏设备为准且能够产生二次击穿为主。
全文摘要
一种CMOS电路的闩锁效应测试方法，可用于测试CMOS集成电路的触发电压/电流、维持电压/电流的准确数值和二次击穿电压/电流抗闩锁能力参数，测试时首先将待测器件所有的输入端连接到地，输出端悬空，再按如下步骤进行首先，对待测端进行直流电压扫描测试，直到待测端对地导通，得到待测端的触发电压Von；然后，对待测端进行脉冲电流Ipulse测试，直到出现闩锁，得到触发电流和维持电压/电流；最后，对待测端进行脉冲电压Vpulse测试，直到出现二次击穿，得到二次击穿电压/电流。
文档编号G01R31/28GK1588107SQ200410051149
公开日2005年3月2日 申请日期2004年8月19日 优先权日2004年8月19日
发明者罗宏伟 申请人:信息产业部电子第五研究所
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
