专利名称：一种增加单位测试�？榈目刹馄骷牟馐约芈返闹谱鞣椒�
技术领域：
本发明涉及半导体前道工艺的电性测试的实用测试技术领域，尤其涉及一种增加单位测试�？榈目刹馄骷牟馐约芈�
背景技术：
现有的半导体前道工艺的电性测试使用的回路中，如图I所示，待测器件的各个电位端直接与测试PAD连接，因此即便使用一些共通的PAD的布线设计，一个测试�？樗懿馐缘钠骷疃嘤氩馐訮AD的数目相持平。由于测试用的探针卡的需求，测试用的PAD需要占用很大的面积和间距，而所需要测试的器件本身面积很小，这就导致了一个测试�？橛捎诓馐訮AD的原因占用了很大的面积，但是该�？槭导什馐缘钠骷济婊从邢蓿馐阅？橹械暮艽蟛糠置婊⒚挥斜焕玫�。由于探针卡的技术需要，测试PAD的面积和间距很难缩�。绾卧诓辉黾硬馐訮AD的前提下增加待测器件将成为提高测试效率和面积使用率的关键。
发明内容
针对上述存在的问题，本发明的目的是提供一种增加单位测试�？榈目刹馄骷牟馐约芈罚黾拥ノ籘est Block所能测试的器件数量，以消除传统的半导体前道工序电性测试的测试�？樗杳婊螅馄骷芟抻诓馐訮AD的数目而无法提高单位测试�？榈氖褂眯实募际跞毕�。本发明的目的是通过下述技术方案实现的
一种增加单位测试�？榈目刹馄骷牟馐约芈罚ㄈ舾傻ノ徊馐阅？椋涮卣髟谟冢直鹪诿恳桓鏊龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü右桓鲋鰿MOS器件连通至第一电压端V0，用于控制相应的所述单位测试模块的导通和关闭，同时分别在每一个所述单位测试�？榱蕉酥械牡偷缥欢送ü泶右桓龈盋MOS器件连通至第二电压端VS，每一个所述单位测试模块的两端中的高电位端连通第三电压端F ;所述主CMOS器件的栅极与所述副CMOS器件的栅极共连。上述测试键回路，其中，所述主CMOS器件和所述副CMOS器件均为NM0S。上述测试键回路，其中，所述主CMOS器件的源极连通至第一电压端V0，所述副CMOS器件的源极与各个相应的所述主CMOS器件的漏极连通。上述测试键回路，其中，每一个所述单位测试�？榈牡缱柚导扑惴绞饺缦�
R= (Vhigh-Vs) /Ihigh
其中，Vhigh代表在所述第三电压端F施加的高电压，Vs表示所述第二电压端VS的电压值，所述Ihigh表示所述第三电压端F的电流值。上述测试键回路，其中，在测量所述单位测试模块中任意一个时，打开待测所述单位测试�？樗杂Φ乃鲋鰿MOS器件和所述副CMOS器件，并关闭其他所述主CMOS器件和所述副CMOS器件。
与已有技术相比，本发明的有益效果在于
本发明在保证测试精度、不改变测试PAD的数量和占用面积的前提下，相当有效地增加单位测试�？榈拇馄骷氖俊Ｒ�22个PAD的测试�？槲衷诔Ｓ玫牟馐曰芈飞杓品桨钢校梢圆馐�21个待测器件；而利用本发明则可以测试最多100个待测器件，单位面积的使用率提升了将近400%。另外，本发明结构简单，方便layout的布线，便于实现。提高测试面积的使用率，无论对量产产品的WAT测试，还是对研发的试作芯片的开发设计，都具有相当实用的价值。
图1是先有技术中现有的半导体前道工艺的电性测试使用的回路中PAD的布线设计 图2是本发明增加单位测试�？榈目刹馄骷牟馐约芈返牡缏吠�。
具体实施例方式下面结合原理图和具体操作实施例对本发明作进一步说明。本发明在不改变测试PAD的数量和面积的前提下，利用CMOS的开关效应，通过对PAD的切换利用，增加单位测试�？樗懿馐缘钠骷�。图2示出了本发明增加单位测试�？榈目刹馄骷牟馐约芈返牡缏吠迹净芈钒ㄈ舾傻ノ徊馐阅？�(DUT)，分别在每一个单位测试�？榱蕉酥械牡偷缥欢送ü右桓鲋鰿MOS器件连通至第一电压端V0，用于控制相应的单位测试�？榈牡纪ê凸乇眨狈直鹪诿恳桓龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü泶右桓龈盋MOS器件连通至第二电压端VS，每一个单位测试�？榈牧蕉酥械母叩缥欢肆ǖ谌缪苟薋，主CMOS器件的栅极与副CMOS器件的栅极共连。优选地，主CMOS器件和副CMOS器件均为NM0S。以2端子电压/电流测试为例(电阻测量，电流测量，Open/Short特性测量等)，如图2所示，在所有单位测试�？�(DUT)的低电位处添加一个NMOS来控制该器件的导通与否，所有NMOS的Source端连接到公用PAD以接0V。对于不需要精确测量电流/电阻值的器件(Open/Short特性测试)来说，只需对高电位PAD施加电压/电流，对共通低电压PAD施加0V,打开该器件对应的NMOS并且关闭其他NMOS后测量高电位PAD的电流/电压，即可得到测量值。对于需要精度的器件，在器件与对应NMOS之间利用一个共通PAD做电压Sense，测量电压值，与高电位PAD的电压值及电流值进行运算后可得所需测量值。优选地，以图2中的DUTl的电阻测试为例主CMOS器件为I，副CMOS器件为2，对PAD Fl施加高电压Vhigh，对PAD VO施加接地电压0V，对PAD Gl施加开启电压Vg，对PADG2 GlO施加关闭电压OV JfPAD VS施加电流0A，测量PAD Fl的电流值Ihigh，测量PAD VS的电压值Vs，于是，DUTl的电阻可以表示为R= (Vhigh-Vs)/Ihigh，对于其他DUT2至DUT20甚至是DUTX，可以此类推，并且都可用上述公式进行计算。在不同的变化例中，即多于或者少于2端子电压/电流测试的情况，F端可以更多或者更少，而不仅仅局限于图2中所示的Fl和F2。本发明适用于一切CMOS制程的半导体前道工艺生产中需要的电性测试中的电流、电阻以及Open/Short等基本电性测试。本发明在保证测试精度、不改变测试PAD的数量和占用面积的前提下，相当有效地增加单位测试�？榈拇馄骷氖�。以22个PAD的测试�？槲衷诔Ｓ玫牟馐曰芈飞杓品桨钢校梢圆馐�21个待测器件；而利用本发明则可以测试最多100个待测器件，单位面积的使用率提升了将近400%。另外，本发明结构简单，方便layout的布线，便于实现。提高测试面积的使用率，无论对量产产品的WAT测试，还是对研发的试作芯片的开发设计，都具有相当实用的价值。以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所 作出的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种增加单位测试�？榈目刹馄骷牟馐约芈罚ㄈ舾傻ノ徊馐阅？椋涮卣髟谟冢直鹪诿恳桓鏊龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü右桓鲋鰿MOS器件连通至第一电压端V0，用于控制相应的所述单位测试�？榈牡纪ê凸乇眨狈直鹪诿恳桓鏊龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü泶右桓龈盋MOS器件连通至第二电压端VS，每一个所述单位测试�？榈牧蕉酥械母叩缥欢肆ǖ谌缪苟薋 ;所述主CMOS器件的栅极与所述副CMOS器件的栅极共连。
2.如权利要求I所述的测试键回路，其特征在于，所述主CMOS器件和所述副CMOS器件均为NMOS。
3.如权利要求2所述的测试键回路，其特征在于，所述主CMOS器件的源极连通至第一电压端V0，所述副CMOS器件的源极与各个相应的所述主CMOS器件的漏极连通。
4.如权利要求2所述的测试键回路，其特征在于，每一个所述单位测试�？榈牡缱柚导扑惴绞饺缦翿= (Vhigh-Vs) /Ihigh 其中，Vhigh代表在所述第三电压端F施加的高电压，Vs表示所述第二电压端VS的电压值，所述Ihigh表示所述第三电压端F的电流值。
5.如权利要求I所述的测试键回路，其特征在于，在测量所述单位测试�？橹腥我庖桓鍪保蚩馑龅ノ徊馐阅？樗杂Φ乃鲋鰿MOS器件和所述副CMOS器件，并关闭其他所述主CMOS器件和所述副CMOS器件。
全文摘要
本发明公开了一种增加单位测试�？榈目刹馄骷牟馐约芈罚ㄈ舾傻ノ徊馐阅？椋直鹪诿恳桓龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü右桓鲋鰿MOS器件连通至第一电压端V0，用于控制相应的单位测试�？榈牡纪ê凸乇眨狈直鹪诿恳桓龅ノ徊馐阅？榱蕉酥械牡偷缥欢送ü泶右桓龈盋MOS器件连通至第二电压端VS，每一个单位测试�？榈牧蕉酥械母叩缥欢肆ǖ谌缪苟薋；主CMOS器件的栅极与所述副CMOS器件的栅极共连。本发明增加单位TestBlock所能测试的器件数量，以消除传统的半导体前道工序电性测试的测试�？樗杳婊螅馄骷芟抻诓馐訮AD的数目而无法提高单位测试�？榈氖褂眯实募际跞毕�。
文档编号G01R31/26GK102623413SQ20121009032
公开日2012年8月1日 申请日期2012年3月31日 优先权日2012年3月31日
发明者周羽宇 申请人:上海华力微电子有限公司
专业数控铣床产品供应商
20年生产经验，实力工厂，精工品质，质量有保障
