专利名称：嵌入式�？椴馐杂胛ぷ芟呦低车闹谱鞣椒�
技术领域：
本发明属于系统集成电路设计及测试工程领域，特别涉及嵌入式�？� 测试与维护总线技术。
背景技术：
随着技术的进步和系统的复杂度越来越高，可靠性、维修性和综合保 障工作成为研制工程的重要组成部分。
�？椴馐杂胛ぷ芟�(module test and maintenance bus),即TM总 线，是随着集成电路的迅速发展而产生的。由于超高速集成电路技术使芯 片的集成度大大提高，要保证这些芯片稳定可靠地实现设计时所要求的功 能，就必须在生产以及使用的过程中定期地进行检测。这样，人们就希望 在做元件的时候即把可测试性设计考虑进去，以支持元件级、印刷电路板 级、子系统级和系统级等各级的检测和维护功能。于是人们就开发了可用 于访问系统、子系统、印刷电路板以及元件的分级测试与维护总线。又由 于近年来伴随着电子设计自动化(Electronic Design Automation,简称
EDA)技术的发展以及现场可编程门阵列器件(Field Program Gate Array, 简称FPGA)芯片的规模不断增大，已经出现了百万门级的芯片，可以把复 杂的电路设计到集成度非常高的芯片中去。这就为使用电子辅助设计技术 开发研制出�？椴馐院臀ぷ芟呓涌谛酒峁┝丝煽康募际醣Ｕ�。 使用TM的测试电路的要求�？榫哂锌刹馐孕�(内部扫描，内置测试或边界扫描等)。TM总线提供了分系统的检测控制或外部测试设备访问分系统内模 块上检测特性的通路。它不仅可以用于对某个�？槟芊裢瓿商囟üδ�
进行检测，也可以在�？楣ぷ鞴讨校谑实钡氖焙蚨运胁馐�。
IEEE在1995年发布了标准1149. 5《�？椴馐杂胛ぷ芟咝�(Module
Test and Maintenance Bus Protocol)》。2005年发明人在等同采用国外标
准的基础上编制了国军标GJB 5440，并在2005年由国防科工委发布实施。
本发明以该国军标为依据。
现有的航空电子系统模块板的测试大多针对某块板特制一个专用测试
设备，这远远不能满足航空电发展的需要。
发明内容
本发明的目的在于，设计一种能实现�？椴馐晕すδ埽帜芎芎玫� 融合的嵌入式模块测试与维护总线系统。 本发明采用如下技术方案
一种嵌入式�？椴馐杂胛ぷ芟呦低常芟呒嗫仄鳌⑼ü齌M总线相连
接的多个嵌入式模块测试与维护总线接口单元,所述嵌入式�？椴馐杂胛�
护总线接口单元与所述总线监控器相连接，所述嵌入式�？椴馐杂胛ぷ� 线接口单元之间采用主从通讯规约。
作为本发明的一种改进，所述多个嵌入式�？椴馐杂胛ぷ芟呓涌诘� 元中包括主�？楹痛幽？椋鲋髂？楹痛幽？榈穆呒聿糠治挥谕� 个芯片中，所述从�？橥ü淙氲哪？楸晔斗辞�。
作为本发明的又一改进，所述多个嵌入式�？椴馐杂胛ぷ芟呓涌诘� 元中的一个为备份主�？椋敝髂？檎９ぷ魇保帽阜葜髂？榈拇幽？楣δ芷舳敝髂？槌鱿止收鲜保帽阜葜髂？榈闹髂？楣δ芷舳保� 代出现故障的主�？�。
作为本发明的再一改进，所述主�？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读�
接的内部寄存器组、发送FIFO缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎� 所述发送器、冲突检测�？楹徒邮掌饔隩M总线中对应的信号线相连接。
作为本发明的再一改进，所述内部寄存器组包括启动寄存器、中断寄 存器、发送状态寄存器、接收状态寄存器、长度包寄存器、主从使能寄存 器等，分别对应用于寄存启动、中断、发送状态、状态、长度包信息、主 从使能信息内容。
作为本发明的再一改进，所述从�？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读� 接的内部寄存器组、发送FIFO缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎� 所述发送器、冲突检测�？楹徒邮掌饔隩M总线中对应的信号线相连接，所 述微处理器上还连接有边界扫描接口、输入离散量端口和输出离散量端口。
作为本发明的再一改进，所述内部寄存器组包括启动寄存器、中断寄 存器、发送状态寄存器、接收状态寄存器、长度包寄存器、主从使能寄存 器等，分别对应用于寄存启动、中断、发送状态、状态、长度包信息、主 从使能信息内容。
本发明在底板上用TM总线的测试结构，借助于嵌在�？樯系男酒� 现了使用一种通用的测试设备来测试维护不同的被测设备。采用系统级芯片的设计思想，运用EDA工具，使用大规�？杀喑唐骷哂忻婊。� 能多，功耗低，使用方便等特点。本发明提供了一种新的"在线"系统检 测手段，把实现内置自测试和功能电路分开，能很好地实现状态监控和故 障分析，快速定位故障�？楹凸收侠嘈停⑹凳└衾搿�
图1为本发明嵌入式�？椴馐杂胛ぷ芟呓涌诘ピ腡M总线连接示意图。 图2为本发明嵌入式�？椴馐杂胛ぷ芟呦低辰峁故疽馔�。 图3为主�？榻峁故疽馔�。 图4为从�？榻峁故疽馔�。
具体实施例方式
如图l、图2所示， 一种嵌入式�？椴馐杂胛ぷ芟呦低常ㄗ芟�
监控器、通过TM总线相连接的多个嵌入式模块测试与维护总线接口单元 (bus interface unit,简称BIU)，所述嵌入式�？椴馐杂胛ぷ芟呓涌诘�
元与所述总线监控器相连接。
其中，所述TM总线是具有多站点拓扑结构的串行背板总线，由下表中
四根必需的信号线和一根可选的信号线组成
7信号名I/O说明
MCLK输入TM总线时钟
MCTL输入/输出TM总线控制
MMD输入/输出TM总线主�？槭�
MSD输入/输出TM总线从模块数据
MPR输入/输出TM总线暂停(可选)
其中，所述BIU之间采用主从通讯规约。任意时刻只有一个BIU取得主 控权，取得控制权的BIU为主�？椋溆嗟腂IU为从�？椋幽？橥ü齌M总 线把测试信息传送到主�？椋髂？榭梢酝ü氪谟肷衔换ㄑ�。
其中，所述嵌入式�？椴馐杂胛ぷ芟呦低成杓撇捎眉傻缏返纳杓� 方法，用FPGA来实现。考虑到如果FPGA内部存储空间不够用和固化程序 的需要，本设计在FPGA上外挂了程序和数据存储器，用于在上电后，片上 嵌入式程序自动运行测试程序。待测试�？榈男畔⒃谑褂们跋壬章嫉紽LASH 中，这样芯片内部逻辑的设计就相对固定，不同的测试对象对应不同的测 试向量，增强了灵活性。另外这种结构设计还有一个好处是当我们采用其 他通讯网络协议而不是TM总线协议时，只需要改动物理层的设计，对应用 层来说不必关心底层的实现方式。
采用主从一体化设计，即把主从�？槁呒挤旁谕桓鲂酒�。芯片 结构如图2所示。从�？橥ü淙氲哪？楸晔斗辞�。所述总线监控器 定时监控TM总线上的活动，当发出"主"信号时，对应的BIU作为当前主 �？楣ぷ鳎狈⒊�"从"信号时，对应的BIU作为当前从�？楣ぷ�。当系 统对可靠性要求比较高的情况下，有可能需要主�？榫哂腥哂喙δ埽庋涂梢栽谥髂？榉⑸收鲜保裈M的主控权转移到另外一个BIU上。即BIU 中的一个为备份主�？椋敝髂？槲闯鱿止收鲜保帽阜葜髂？榈闹髂？� 功能未启动。当主�？槌鱿止收鲜保帽阜葜髂？榈闹髂？楣δ芷舳� 代出现故障的主�？椤Ｊ莘治鲇芍髂？樯系奈⒋砥魍瓿�。
如图3所示，所述主�？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读拥哪诓考� 存器组、发送FIF0 (先入先出)缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎� 所述发送器、冲突检测�？楹徒邮掌饔隩M总线中对应的信号线相连接。其 中，所述发送器用于将并行信号转换成串行信号，所述接收器用于将串行 信号转换成并行信号。
其中，所述内部寄存器组包括启动寄存器、中断寄存器、发送状态寄 存器、接收状态寄存器、长度包寄存器、主从使能寄存器等，分别对应用 于寄存启动、中断、发送状态、状态、长度包信息、主从使能信息等内容。
所述主模块采用可编程片上系统芯片(System On a Programmable Chip, SOPC)，所述主�？榈奈⒋砥鳎雌贑PU，使用美国ALTERA 公司的软核处理器Nios。在S0PC工具中，用户可以把可编程逻辑器件的灵 活性、高性能嵌入式处理器的系统级设计所必需的大容量片内存储阵列和 周边外设结合在一起，为单晶片系统提供开发设计平台，是嵌入式系统市 场上应用比较广泛的EDA集成环境。在这里命令解释由微处理器来完成， 链路层包的发送和接收由硬件来实现。这样既增加了消息处理的灵活性， 又保证了实时性。
所述主�？榈男樾酒捎米远ハ蛳碌纳杓扑枷耄词紫仍谙疘EEE1149.5协议的基础上，划分各个子�？榈慕涌诤凸δ埽卸懒⒌穆呒� 计，最后把所有子�？榱鹄唇凶酆戏抡妫季植枷�。
所述主�？槭迪值墓δ芪�
1、 检测出总线上是否有腿D、 MCTL冲突，若有则退出，以确保总线上 只有一个主�？椋�
2、 保证消息序列的正常启动，控制消息的结束；
3、 正确接收从�？榈闹卸闲藕牛�
4、 把MSD信号转化成并行数据传送至上位机，以做进一步分析。 所述主模块的具体工作过程是所述微处理器把需要测试的消息按一
定的顺序写到发送FIFO缓冲器中，启动消息处理和传送，所述包控制状态 机控制所述发送器把并行的16位数据转换成串行17位数据发送到TM总线 上的匿D信号线，同时驱动MCTL;所述接收器接收TM总线的MSD和MPR信 号，所述包控制状态机在消息结束时，或出现MSD中断或者其他错误情况 时发出中断，所述微处理器通过访问接收FIFO缓冲器和内部寄存器组来控 制和读取测试结果。
所述从�？榈墓δ芑钟胫髂？槔嗨疲此龃幽？楹椭髂？樯系奈� 处理器运行的嵌入式程序分别对应为主�？槌绦蚝痛幽？槌绦�。在所述主 �？榈幕∩显黾恿吮呓缟杞涌诤褪淙�、输出离散量端口，这三种接口 涵盖了大部分接口类型。所述从�？榻峁谷缤�4所示。
具体而言，所述从�？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读拥哪诓考� 存器组、发送FIF0 (先入先出)缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎龇⑺推�、冲突检测�？楹徒邮掌饔隩M总线中对应的信号线相连接，所 述微处理器上还连接有边界扫描接口 、输入离散量端口和输出离散量端口 。
所述从�？橥瓿傻墓δ苡�
1. 接受总线上的数据，并能向TM总线的MSD以及MPR信号线上发送
2. 处理主�？榉⑺透幽？榈拿钚畔ⅲ�
3. 根据具体的情况产生中断申请；
4. 在未准备好发送数据时，能产生暂停申请信号；
5. 检测所在背板的电子系统是否工作正常。
从�？榈木咛骞ぷ鞴淌撬龃幽？榧嗍覶M总线上的MCTL和函D 信号， 一旦发现启动信号，接收TM总线上的醒D信号，由微处理器判断消 息类型并做出响应；并将从�？榈淖刺锹嫉剿瞿诓考拇嫫髯橹校坏崩� 不及处理数据时，从�？榉⒊鯩PR;当从�？榉⑸枰卸系那榭鍪保ü� MSD发出信号。
在这里我们用FPGA来存放逻辑设计，加上配置芯片、外置存储器和电 源电路，在实际中要马上完成图2的结构就不是一块芯片所能做到的。但 是当我们着眼于定制芯片，通过目前流行的定制Application Specific Integrated Circuit特定用途集成电路(简称ASIC)方法来实现是非常有意 义的。在现阶段我们可以把电路封装成一个相对比较小的�？椋舫龊屯� 界的接口，类似与电源�？榈陌胱┗蛉┑难�。
本发明在某型号TM总线验证系统中进行试验验证，证明本发明是可行 的，在�？橹姓加玫拿婊。谙低持心鼙３滞ǖ勒＃荽湔�。 在某型号原理样机中进行试验，证明能在13个�？榈幕渲斜３滞ǖ勒＃荽湔罚芡瓿芍髂？榍谢坏奖阜葜髂？椋迪钟喽瓤刂�。
权利要求
1、一种嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟谟诎ㄗ芟呒嗫仄�、通过TM总线相连接的多个嵌入式�？椴馐杂胛ぷ芟呓涌诘ピ銮度胧侥？椴馐杂胛ぷ芟呓涌诘ピ胨鲎芟呒嗫仄飨嗔樱銮度胧侥？椴馐杂胛ぷ芟呓涌诘ピ洳捎弥鞔油ㄑ豆嬖�。
2、 根据权利要求1所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟谟谒龆喔銮度胧侥？椴馐杂胛ぷ芟呓涌诘ピ邪ㄖ髂？楹痛幽？椋� 所述主�？楹痛幽？榈穆呒聿糠治挥谕桓鲂酒校龃幽？橥ü� 输入的�？楸晔斗辞�。
3、 根据权利要求2所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟� 于所述多个嵌入式�？椴馐杂胛ぷ芟呓涌诘ピ械囊桓鑫阜葜髂？椋� 当主�？檎９ぷ魇保帽阜葜髂？榈拇幽？楣δ芷舳敝髂？槌鱿止� 障时，该备份主�？榈闹髂？楣δ芷舳娲鱿止收系闹髂？椤�
4、 根据权利要求2或3所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟谟谒鲋髂？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读拥哪诓考拇嫫髯椤⒎⑺虵IFO缓冲器和接收FIFO缓冲器，与所述内部寄存器组、发送FIF0缓 冲器和接收FIFO缓冲器通讯连接的包控制状态机，连接于所述包控制状态 机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎龇⑺推鳌⒊逋患� 测�？楹徒邮掌饔隩M总线中对应的信号线相连接。
5、 根据权利要求4所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟� 于所述内部寄存器组包括启动寄存器、中断寄存器、发送状态寄存器、 接收状态寄存器、长度包寄存器、主从使能寄存器，分别对应用于寄存启 动、中断、发送状态、状态、长度包信息、主从使能信息内容。
6、 根据权利要求2或3所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮� 征在于所述从�？榘ㄎ⒋砥饔胛⒋砥魍ㄑ读拥哪诓考拇嫫髯椤� 发送FIFO缓冲器和接收FIFO缓冲器，与所述内部寄存器组、发送FIF0缓 冲器和接收FIFO缓冲器通讯连接的包控制状态机，连接于所述包控制状态 机与TM总线之间的发送器、冲突检测�？楹徒邮掌鳎龇⑺推�、冲突检 测�？楹徒邮掌饔隩M总线中对应的信号线相连接，所述微处理器上还连接 有边界扫描接口、输入离散量端口和输出离散量端口。
7、 根据权利要求6所述的嵌入式�？椴馐杂胛ぷ芟呦低常涮卣髟� 于所述内部寄存器组包括启动寄存器、中断寄存器、发送状态寄存器、 接收状态寄存器、长度包寄存器、主从使能寄存器，分别是微处理器用于 控制启动总线工作、中断、发送状态、接收状态、长度包信息、主从使能 信息内容。
全文摘要
一种嵌入式�？椴馐杂胛ぷ芟呦低常芟呒嗫仄�、通过TM总线相连接的多个嵌入式�？椴馐杂胛ぷ芟呓涌诘ピ銮度胧侥？椴馐杂胛ぷ芟呓涌诘ピ胨鲎芟呒嗫仄飨嗔樱銮度胧侥？椴馐杂胛ぷ芟呓涌诘ピ洳捎弥鞔油ㄑ豆嬖�。所述多个嵌入式模块测试与维护总线接口单元中包括主�？楹痛幽？椋鲋髂？楹痛幽？榈穆呒聿糠治挥谕桓鲂酒校龃幽？橥ü淙氲哪？楸晔斗辞帧１痉⒚魈峁┝艘恢中碌摹霸谙摺毕低臣觳馐侄危咽迪帜谥米圆馐院凸δ艿缏贩挚芎芎玫厥迪肿刺嗫睾凸收戏治觯焖俣ㄎ还收夏？楹凸收侠嘈停⑹凳└衾�。
文档编号G01R31/28GK101458305SQ200810207928
公开日2009年6月17日 申请日期2008年12月26日 优先权日2008年12月26日
发明者梅 周, 李修杰, 章宇东 申请人:中国航空无线电电子研究所
专业数控铣床产品供应商
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