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专利名称：测试结构及测试方法
技术领域：
本发明涉及半导体制造エ艺，特别涉及用于测试导电插塞与导电层边缘最小间距的测试结构及测试方法。
背景技术：
随着超大规模集成电路(Ultra Large Scale Integration,ULSI)的快速发展,集成电路的制造エ艺变得越来越复杂和精细，多晶硅栅、金属互联线等导电层的宽度变得越来越细，导电插塞与导电层边缘的间距也变得越来越小。由于实际制作的导电插塞的位置可能与版图设计中导电插塞的位置相比发生了偏移，在版图设计过程中，如果导电插塞的位置过于靠近导电层边缘，那么实际制作的导电插塞与导电层之间可能只有部分连接或导电插塞完全偏离了导电层的区域，导电插塞与导电层之间的接触电阻就会増大，影响器件或电路的正常工作。为了防止因导电插塞偏离了导电层的区域导致器件或电路不能正常エ作，需要对导电插塞和导电层的位置制定版图设计规则。关于导电插塞与导电层之间的位置的设计规则，业界已进行了诸多尝试。专利号为US6804808的美国专利文献公开了ー种采用过量的导电插塞在导电层之间进行连接的设计规则。由于使用了过量的导电插塞，即使实际制作的导电插塞的位置可能与版图设计中导电插塞的位置相比发生了偏移，也有部分导电插塞仍连接上下两层导电层，使上下两层导电层电连接。但是该设计规则需要制作过量的导电插塞，増加了成本，且利用该设计规则不能避免导电插塞偏离出导电层区域。

发明内容
本发明解决的问题是提供一种用于测试导电插塞与导电层边缘最小间距的测试结构及测试方法，只要测试出导电插塞与导电层边缘所需的最小间距，在版图设计过程中使导电插塞的位置与导电层边缘的间距大于最小间距，就能解决焊盘偏移出导电层区域，影响导电层互连的问题。为解决上述问题，本发明技术方案提供ー种测试结构，包括若干行导电层和列导电层，相邻层的行导电层和列导电层交叉排列，在交叉位置通过与行导电层或列导电层边缘不同间距的导电插塞电连接；第一选择单元和第二选择单元，所述第一选择单元与若干行导电层分别相连，用于选择其中一行行导电层连通电信号，所述第二选择单元与若干列导电层分别相连，用于选择其中一列列导电层连通电信号；第一测试端口和第二测试端ロ，所述第一测试端ロ与第一选择单元相连，所述第二测试端ロ与第二选择单元相连。可选的，所述行导电层为栅极、栅极上的金属层、顶层金属层其中的ー层或几层。可选的，所述列导电层为栅极、栅极上的金属层、顶层金属层其中的ー层或几层。可选的，位于同一层的行导电层至少为两行。可选的，所述交叉位置的行导电层、列导电层、导电插塞构成测试单元，同一层行导电层其中的一行连接的若干测试单元中，导电插塞与列导电层的边缘的间距各不相同；同一层行导电层其中的另一行连接的若干测试单元中，导电插塞与行导电层的边缘的间距各不相同。可选的，与同一行导电层连接的若干测试单元中，导电插塞与列导电层的边缘的间距按等差数列的方式排列。可选的，与同一行导电层连接的若干测试单元中，导电插塞与行导电层的边缘的间距按等差数列的方式排列。可选的，每一行行导电层和第一测试端ロ之间通过第一开关单元电连接，所述第一选择单元通过控制所述第一开关单元来实现选择其中一行行导电层连通电信号。可选的，所述第一开关单元为MOS晶体管。可选的，每一列列导电层和第二测试端ロ之间通过第二开关单元电连接，所述第ニ选择单元通过控制第二开关单元来实现选择其中一列列导电层连通电信号。·可选的，所述第二开关单元为MOS晶体管。本发明技术方案还提供ー种使用所述测试结构的测试方法。与现有技术相比，本发明具有以下优点本发明实施例的测试结构中包含若干行导电层和列导电层，相邻层的行导电层和列导电层交叉排列，在交叉位置通过与行导电层或列导电层边缘不同间距的导电插塞电连接，ー个交叉位置的行导电层、列导电层、导电插塞构成一个测试単元，利用连接在行导电层上的第一选择单元和连接在列导电层上的第二选择单元对需要测试的测试单元进行选择，只需要ー个所述测试结构就能测试出版图设计中导电插塞与导电层边缘所需的最小间距，并且所述测试结构需要的焊盘数量少，节省了测试基板的面积，通过编程可一次性地测出很多层导电插塞和导电层边缘的最小间距，提高了检测效率。


图I是现有技术中ー种测试结构的示意图；图2是本发明实施例的ー种测试结构的结构示意图；图3是本发明实施例的另ー种测试结构的结构示意图；图4是本发明实施例的一种测试结构的剖面结构示意图。
具体实施例方式为了测试导电插塞与导电层边缘所需的最小间距，发明人提供了一种测试结构，具体示意图请參考图I。所述测试结构10包括焊盘11、焊盘12和包含若干测试单元21的测试模块20。所述测试单兀21包括第一导电层22,位于第一导电层22表面的ー个或多个导电插塞23,位于所述导电插塞23表面的第二导电层24。测试�？�20中的各个测试单兀21通过第一导电层22或第二导电层24串联而成，其中，位于串联的测试单元一端的测试单元连接焊盘11，位于串联的测试单元另一端的测试单元连接焊盘12。在同一测试结构中，所有测试单元21中导电插塞23与第一导电层22边缘的间距为定值。当外部测试电压连接到焊盘11和焊盘12，通过将两者之间的漏电流和基准电流进行比较，判断导电插塞是否部分或者完全偏离第一导电层的区域。当有若干个所述测试结构，每个测试结构中导电插塞与第一导电层边缘的间距各不相同，通过测试所有的测试结构，就能测试出版图设计中导电插塞与第一导电层边缘所需的最小间距。但是利用所述测试结构ー个只能测试ー种导电插塞与第一导电层边缘的间距，如需要测试的导电插塞与不同导电层边缘最小间距的数量为M，导电插塞与导电层边缘的间距要测N组值，所述测试结构就需要M*N个，焊盘至少需要M*N+1个，占据测试基板的面积就会很大。为此发明人又提供了ー种测试结构，包括若干行导电层和列导电层，相邻层的行导电层和列导电层交叉排列，在交叉位置通过与行导电层或列导电层边缘不同间距的导电插塞电连接，位于交叉位置的行导电层、列导电层、导电插塞构成测试单元；第一选择单元和第二选择单元，所述第一选择单元与若干行导电层分别相连，用于选择其中一行行导电层连通电信号，所述第二选择单元与若干列导电层分别相连，用于选择其中一列列导电层连通电信号；第一测试端ロ和第二测试端ロ，所述第一测试端ロ与第一选择单元相连，所述第二测试端ロ与第二选择单元相连。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。第一实施例本发明第一实施例提供了ー种测试结构，具体结构示意图请參考图2，所述测试结构包括若干列导电层610、620、630、640和若干行导电层801、802，所述若干列导电层位于同一层，所述若干行导电层位于另ー层，所述列导电层和行导电层交叉排列，在交叉位置通过与列导电层边缘或行导电层边缘不同间距的导电插塞电连接，其中，位于交叉位置的行导电层、列导电层、导电插塞构成测试单元；第一选择单元910和第二选择单元920，所述第一选择单元910与若干行导电层801、802分别相连，用于选择其中一个行导电层连通电信号，所述第二选择单兀920与若干列导电层610、620、630、640分别相连,用于选择其中ー个列导电层连通电信号；第一测试端ロ F1’和第二测试端ロ F2’，所述第一测试端ロ F1’与第一选择单元910相连，所述第二测试端ロ F2’与第二选择单元920相连。在本实施例中，所述列导电层610、620、630、640为栅极。在其他实施例中，所述列导电层为栅极、栅极上的金属层、顶层金属层其中的ー层。列导电层的数量可以为10、15或者更多，由于列导电层的数量越多，用于测量的间距值也越多，测得的导电插塞与导电层边缘的最小间距也就越精确。在本实施例中，所述行导电层801、802为栅极上的第一金属层。在其他实施例中，所述行导电层为栅极、栅极上的金属层、顶层金属层其中的ー层。 位于同一层的行导电层至少为两行，其中的一行连接的若干测试单元中，导电插塞与列导电层的边缘的间距各不相同；其中的另一行连接的若干测试单元中，导电插塞与行导电层的边缘的间距各不相同。本实施例中，与行导电层801连接的若干测试单元710中，导电插塞701与列导电层610、620、630、640的边缘的间距各不相同，按等差数列的方式设置，例如间距为10nm、20nm、30nm、40nm ;与行导电层802连接的若干测试单元720中，导电插塞702与行导电层802的边缘的间距各不相同，按等差数列的方式设置。其中，每个测试单元中的导电插塞至少为ー个，在本实施例中，每个测试单元中的导电插塞为两个。
所述第一选择单元910和第二选择单元920通过选择一个行导电层和ー个列导电层连通电信号，从而使测试结构测试一个由对应的行导电层、列导电层、导电插塞构成的测试单元。所述第一选择单元910包括与行导电层数量一致的第一开关单元S31、S32和与第一开关单元S31相连的焊盘Cl、与第一开关单元S32相连的焊盘C2，每一行行导电层和第一测试端ロ之间通过第一开关单元电连接。在本实施例中，所述第一开关单元为MOS晶体管，源扱/漏极分别连接行导电层和第一测试端ロ F1’，栅极连接对应的焊盘。所述第二选择单元920包括与列导电层数量一致的第 二开关单元S41、S42、S43、S44和与第二开关单元S41相连的焊盘D1、与第二开关单元S42相连的焊盘D2、与第二开关単元S43相连的焊盘D3、与第二开关单元S44相连的焊盘D4，每一列列导电层和第二测试端ロ之间通过第二开关单元电连接。在本实施例中，所述第二开关单元为MOS晶体管，源极/漏极分别连接列导电层和第二测试端ロ F2’，栅极连接对应的焊盘。所述第一测试端ロ F1’和第二测试端ロ F2’为设置在测试基板上的焊盘。本发明还提供ー种使用本实施例中的测试结构的测试方法，具体包括将控制电压施加到第一选择单元910的焊盘Cl和第二选择单元920的焊盘D1，使得第一选择单元910的MOS晶体管S31导通，第二选择单元920的MOS晶体管S41导通；将检测电压施加到第一测试端ロ F1’和第二测试端ロ F2’，由于同时只有ー个第一选择单元910的MOS晶体管S31和ー个第二选择单元920的MOS晶体管S41导通，漏电流只能通过由对应的行导电层801、列导电层610、导电插塞701构成的测试单元；通过将检测到的漏电流和基准电流进行比较，判断该测试単元的导电插塞与行导电层或列导电层边缘的间距是否小于最小间距；然后将控制电压施加到下一组焊盘，测试下一个检测単元，以此类推，完成整个测试结构的测试。其中测试的顺序可以按行排列进行测试，也可按列排列进行测试。由于实际制作的导电插塞的位置与版图设计中导电插塞的位置相比会发生偏移，如果实际制作的导电插塞与行导电层或列导电层之间只有部分连接或导电插塞完全偏离了行导电层或列导电层的区域，导电插塞与行导电层或列导电层之间的接触电阻就会增大，检测到的漏电流就会比基准电流�。涂梢缘弥貌馐詤g元的导电插塞与行导电层或列导电层边缘的间距小于最小间距。本实施例中，与行导电层801连接的测试单元710中，导电插塞701与列导电层610、620、630、640边缘的间距各不相同，通过测试所有测试单元610，就能得到一个间距值，当导电插塞701与列导电层610、620、630、640边缘的间距至少为该间距值时，测得的漏电流才与基准电流相同，所述间距值为版图设计中所述导电插塞与栅极边缘所需的最小距离。在本实施例中，与行导电层802连接的测试单元720中，导电插塞702与行导电层802的间距各不相同，通过测试所有测试单元720，就能得到ー个间距值，当导电插塞702与行导电层802边缘的间距至少为该间距值时，测得的漏电流才与基准电流相同，所述间距值为版图设计中所述导电插塞与栅极上的第一金属层边缘所需的最小距离。当需要测试的导电插塞与不同导电层边缘最小间距的数量为M，导电插塞与导电层边缘的间距要测N组值，利用本发明实施例的测试结构，只需要一个测试结构和M+N+2个焊盘，大大节省了测试基板的面积，且利用本发明实施例中的测试结构，将与焊盘数量一致的探针同时放置在焊盘上，通过编程使控制电压和测试电压依次施加在各个测试単元上，这样就可一次性地测试出导电插塞和两层导电层边缘的最小间距，提高了检测效率。第二实施例本发明第二实施例提供了另ー种测试结构，具体结构示意图请參考图3。所述测试结构包括若干列导电层110、120、130、140、310、320、330、340和若干行导电层301,302,501、502，所述列导电层110、120、130、140位于同一层，所述列导电层310、320、330、340位于另ー层，所述行导电层301、302位于同一层,所述行导电层501、502位于另ー层,所述列导电层和行导电层交叉排列，在交叉位置通过与列导电层边缘或行导电层边缘不同间距的导电插塞电连接，其中，位于交叉位置的行导电层、列导电层、导电插塞构成测试单元；第一选择单元410和第二选择单元420，所述第一选择单元410与若干行导电层301、302、501、502分别相连，用于选择其中一行行导电层连通电信号，所述第二选择单元420与若干列导电层110、120、130、140分别相连，用于选择其中一列列导电层连通电信号；第一测试端ロFl和第二测试端ロ F2，所述第一测试端ロ Fl与第一选择单元410相连，所述第二测试端ロ·F2与第二选择单元420相连。沿着剖面线Zl的所述测试结构的剖面结构示意图请參考图4，具体包括位于测试基板100表面的第一层列导电层110,位于所述第一层列导电层110表面的第一层导电插塞201、202、203，位于第一层导电插塞201表面的第一层行导电层301,位于第一层导电插塞202表面的第一层行导电层302,位于第一层导电插塞203表面的第二层列导电层310,位于所述第二层列导电层310表面的第二层导电插塞401、402，位于所述第二层导电插塞401表面的第二层行导电层501,位于所述第二层导电插塞402表面的第二层行导电层502。所述列导电层为栅极、栅极上的金属层、顶层金属层其中的几层。在本实施例中，第一层列导电层110、120、130、140为栅极，第二层列导电层310、320、330、340为栅极上的第一金属层。所述第二层列导电层310、320、330、340分别位于第一层列导电层110、120、130、140的上方,第二层列导电层与第一层列导电层之间通过导电插塞203相连。在其他实施例中，列导电层的层数多于两层，最多可达到八层，所述列导电层之间通过导电插塞电连接。每ー层列导电层的数量可以为10、15或者更多，由于列导电层的数量越多，可以测量的间距值也越多，测得的导电插塞与导电层边缘的最小间距也就越精确。所述行导电层为栅极、栅极上的金属层、顶层金属层其中的几层。在本实施例中，第一层行导电层301、302为栅极上的第一金属层,第二层行导电层501、502为顶层金属层。在其他实施例中，行导电层的层数多于两层，最多可达到八层。其中，位于同一层的行导电层至少为两行，与其中一行行导电层连接的若干测试单元中，导电插塞与列导电层的边缘的间距各不相同；与其中另一行行导电层连接的若干测试单元中，导电插塞与行导电层的边缘的间距各不相同。本实施例中，与第一层行导电层301连接的若干测试单兀310中，第一层导电插塞201与第一层列导电层110、120、130、140的边缘的间距各不相同，按等差数列的方式设置，例如间距为10nm、20nm、30nm、40nm ;与第一层行导电层302连接的若干测试单元320中，第ー层导电插塞202与第一行导电层302的边缘的间距各不相同，按等差数列的方式设置；与第二层行导电层501连接的若干测试单兀510中，第二层导电插塞401与第二层列导电层310、320、330、340的边缘的间距各不相同，按等差数列的方式设置；与第二层行导电层502连接的若干测试单元520中，第二层导电插塞402与第二层行导电层502的边缘的间距各不相同，按等差数列的方式设置。 其中，每个测试单元中的导电插塞至少为ー个，在本实施例中，每个测试单元中的导电插塞为两个。所述第一选择单元410和第二选择单元420通过选择一个行导电层和ー个列导电层连通电信号，从而使测试结构测试一个由对应的行导电层、列导电层、导电插塞构成的测试单元。所述第一选择单元410包括与行导电层数量一致的第一开关单元SI I、S12、S13、S14和与第一开关单元Sll相连的焊盘BI、与第一开关单元S12相连的焊盘B2、与第一开关単元S13相连的焊盘B3、与第一开关单元S14相连的焊盘B4，每一行行导电层和第一测试 端ロ之间通过第一开关单元电连接。在本实施例中，所述第一开关单元为MOS晶体管，源极/漏极分别连接行导电层和第一测试端ロ F1，栅极连接对应的焊盘。所述第二选择单元420包括与列导电层数量一致的第二开关单元S21、S22、S23、S24和与第二开关单元S21相连的焊盘Al、与第二开关单元S22相连的焊盘A2、与第二开关単元S23相连的焊盘A3、与第二开关单元S24相连的焊盘A4，每ー个列导电层和第二测试端ロ之间通过第二开关单元电连接。在本实施例中，所述第二开关单元为MOS晶体管，源极/漏极分别连接行导电层和第二测试端ロ F2，栅极连接对应的焊盘。所述第一测试端ロ Fl和第二测试端ロ F2为设置在测试基板上的焊盘。本发明还提供ー种使用本实施例中的测试结构的测试方法，具体包括将控制电压施加到第一选择单元410的焊盘BI和第二选择单元420的焊盘Al，使得第一选择单元410的MOS晶体管Sll导通，第二选择单元420的MOS晶体管S21导通；将检测电压施加到第一测试端ロ Fl和第二测试端ロ F2，由于同时只有ー个第一选择单元410的MOS晶体管Sll和ー个第二选择单元420的MOS晶体管S21导通，漏电流只能通过由对应的行导电层
301、列导电层110、导电插塞201构成的测试单元；通过将检测到的漏电流和基准电流进行比较，判断该测试単元的导电插塞与行导电层或列导电层边缘的间距是否小于最小间距；然后将控制电压施加到下一组焊盘，测试下一个检测単元，以此类推，完成整个测试结构的测试。其中测试的顺序可以按行排列进行测试，也可按列排列进行测试。由于实际制作的导电插塞的位置与版图设计中导电插塞的位置相比发生了偏移，如果实际制作的导电插塞与行导电层或列导电层之间只有部分连接或导电插塞完全偏离了行导电层或列导电层的区域，导电插塞与行导电层或列导电层之间的接触电阻就会增大，检测到的漏电流就会比基准电流�。涂梢缘弥貌馐詤g元的导电插塞与行导电层或列导电层边缘的间距小于最小间距。本实施例中，与第一层行导电层301连接的测试单兀310中，第一层导电插塞201与第一层列导电层110、120、130、140边缘的间距各不相同，通过测试所有测试单元310，就能得到ー个间距值，当第一层导电插塞与第一层列导电层边缘的间距至少为该间距值吋，测得的漏电流才与基准电流相同，所述间距值为版图设计中第一层导电插塞与栅极边缘所需的最小距尚。
本实施例中，与第一层行导电层302连接的测试单兀320中，第一层导电插塞202与第一层行导电层302边缘的间距各不相同，通过测试所有测试单元320，就能得到ー个间距值，当第一层导电插塞与第一层行导电层边缘的间距至少为该间距值时，测得的漏电流才与基准电流相同，所述间距值为版图设计中第一层导电插塞与栅极上的第一金属层边缘所需的最小距离。本实施例中，与第二层行导电层501连接的测试单元510中，第二层导电插塞401与第二层列导电层310、320、330、340边缘的间距各不相同，通过测试所有测试单元510，就能得到ー个间距值，当第二层导电插塞与第二层列导电层边缘的间距至少为该间距值吋，测得的漏电流才与基准电流相同，所述间距值为版图设计中第二层导电插塞与栅极上的第一金属层边缘所需的最小距离。本实施例中，与第二层行导电层502连接的测试单元520中，第二层导电插塞402与第二层行导电层502的边缘的间距各不相同，通过测试所有测试单元520，就能得到ー个间距值，当第二层导电插塞与第二层行导电层边缘的间距至少为该间距值时，测得的漏电流才与基准电流相同，所述间距值为版图设计中第二层导电插塞与顶层金属层边缘所需的 最小距离。当需要测试的导电插塞与不同导电层边缘最小间距的数量为M，导电插塞与导电层边缘的间距要测N组值，利用本发明实施例，只需要一个测试结构和M+N+2个焊盘，大大节省了测试基板的面积，且利用本发明实施例中的测试结构，将与焊盘数量一致的探针同时放置在焊盘上，通过编程使控制电压和测试电压依次施加在各个测试単元上，这样就可一次性地测试出很多层导电插塞和导电层边缘的最小间距，提高了检测效率。本领域普通技术人员可以理解上述实施例的各种方法的全部或部分步骤是可以通过程序来指令相关的硬件来完成的，该程序可以存储在计算机可读存储介质中，存储介质可以包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘或光盘等。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述掲示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种测试结构，其特征在于，包括若干行导电层和列导电层，相邻层的行电层和列导电层交叉排列，在交叉位置通过与行导电层或列导电层边缘不同间距的导电插塞电连接；第一选择单元和第二选择单元，所述第一选择单元与若干行导电层分别相连，用于选择其中一行行导电层连通电信号，所述第二选择单元与若干列导电层分别相连，用于选择其中一列列导电层连通电信号；第一测试端口和第二测试端口，所述第一测试端口与第一选择单元相连，所述第二测试端口与第二选择单元相连。
2.如权利要求I所述的测试结构，其特征在于，所述行导电层为栅极、栅极上的金属层、顶层金属层其中的一层或几层。
3.如权利要求I所述的测试结构，其特征在于，所述列导电层为栅极、栅极上的金属层、顶层金属层其中的一层或几层。
4.如权利要求I所述的测试结构，其特征在于，位于同一层的行导电层至少为两行。
5.如权利要求4所述的测试结构，其特征在于，所述交叉位置的行导电层、列导电层、导电插塞构成测试单元，其中同一层行导电层其中的一行连接的若干测试单元中，导电插塞与列导电层的边缘的间距各不相同；同一层行导电层其中的另一行连接的若干测试单元中，导电插塞与行导电层的边缘的间距各不相同。
6.如权利要求5所述的测试结构，其特征在于，与同一行导电层连接的若干测试单元中，导电插塞与列导电层的边缘的间距按等差数列的方式排列。
7.如权利要求5所述的测试结构，其特征在于，与同一行导电层连接的若干测试单元中，导电插塞与行导电层的边缘的间距按等差数列的方式排列。
8.如权利要求I所述的测试结构，其特征在于，每一行行导电层和第一测试端口之间通过第一开关单元电连接，所述第一选择单元通过控制所述第一开关单元来实现选择其中一行行导电层连通电信号。
9.如权利要求8所述的测试结构，其特征在于，所述第一开关单元为MOS晶体管。
10.如权利要求I所述的测试结构，其特征在于，每一列列导电层和第二测试端口之间通过第二开关单元电连接，所述第二选择单元通过控制第二开关单元来实现选择其中一列列导电层连通电信号。
11.如权利要求10所述的测试结构，其特征在于，所述第二开关单元为MOS晶体管。
12.一种使用如权利要求I 11任意一项的测试结构的测试方法。
全文摘要
一种测试结构，包括若干行导电层和列导电层，相邻层的行导电层和列导电层交叉排列，在交叉位置通过与行导电层或列导电层边缘不同间距的导电插塞电连接；第一选择单元和第二选择单元，所述第一选择单元与若干行导电层分别相连，用于选择其中一行行导电层连通电信号，所述第二选择单元与若干列导电层分别相连，用于选择其中一列列导电层连通电信号；第一测试端口和第二测试端口，所述第一测试端口与第一选择单元相连，所述第二测试端口与第二选择单元相连。本发明还提供一种使用所述检测结构的检测方法。使用所述测试结构可测试导电插塞和导电层边缘的最小间距，且节约了测试基板的面积，提高了检测效率。
文档编号G01B7/14GK102832201SQ201110161459
公开日2012年12月19日 申请日期2011年6月15日 优先权日2011年6月15日
发明者冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司