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一种集成电路高压引脚连通性测试方法
【专利摘要】本发明公开了一种集成电路高压引脚连通性测试方法，包括以下步骤：除连接在集成芯片内部的MOS管衬底body的待测引脚端口PIN外，其它引脚端口PIN都接地；在待测端口PIN加负电流，测试其对地电压V。本发明的方法能够完成对芯片高压引脚的连通性测试，使集成电路的中测技术更加完备。
【专利说明】一种集成电路高压弓I脚连通性测试方法
【技术领域】
[0001]本发明涉及集成电路测试领域，具体涉及一种集成电路高压引脚连通性测试方法。
【背景技术】
[0002]目前在集成电路中测领域，对探针卡和芯片之间的连通性只能测试低压引脚，高压引脚则无法测试。
[0003]ESD是Electro-Static discharge的缩写，其意思是“静电释放”。
[0004]PAD指整个芯片的输入输出口，是要和外部封装框架(bonding frame)相连的接□。
[0005]通常情况下，低压引脚都有对电源和地的ESD电路，借助于这些ESD保护二极管进行测试，ESD电路结构如图1所示。PAD和VDD之间的电路等效成一个正向的二极管，PAD和VSS之间等效成一个反向的二极管，给待测PAD注入正/负电流，再检测PAD端上的电压，来判断探针是否和PAD连接好，同时判断PAD有无短路。

【发明内容】

[0006]本发明针对上述问题，提供了一种集成电路高压引脚连通性测试方法，包括以下步骤:
[0007]SI，除连接在集成芯片内部的MOS管衬底body的待测引脚端口 PIN外，其它引脚端口 PIN都接地；
[0008]S2，在待测端口 PIN加负电流，测试其对地电压V。
[0009]进一步地，所述步骤S2具体为:在待测引脚PIN上加负电流，一般几百微安，这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管，在衬底body和漏极drain之间形成电压,如果电压范围在_1.0V至-0.2V之间则测试通过，标明连通性正常，如果超出此范围或者测不到电压，则测试失败，表明连通性异常。
[0010]本发明的优点:
[0011]本发明能够完成对芯片高压引脚的连通性测试，使集成电路的中测技术更加完备。
[0012]除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。
【专利附图】

【附图说明】
[0013]构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
[0014]图1是本发明的一种集成电路高压引脚连通性测试方法流程图；
[0015]图2是集成电路低压管脚ESD等效电路图；[0016]图3是集成电路闻压管脚PAD不意图。
【具体实施方式】
[0017]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0018]图1示出了本发明的一种集成电路高压引脚连通性测试方法流程图。
[0019]参考图1，如图1所示，一种集成电路高压引脚连通性测试方法，包括以下步骤:
[0020]SI，除连接在集成芯片内部的MOS管衬底body的待测引脚端口 PIN外，其它引脚端口 PIN都接地；
[0021]S2，在待测端口 PIN加负电流，测试其对地电压V。
[0022]所述步骤S2具体为:在待测引脚PIN上加负电流，一般几百微安，这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管,在衬底body和漏极drain之间形成电压，如果电压范围在-1.0V至-0.2V之间则测试通过，标明连通性正常，如果超出此范围或者测不到电压，则测试失败，表明连通性异常。
[0023]本发明能够完成对芯片高压引脚的连通性测试，使集成电路的中测技术更加完备。
[0024]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种集成电路高压引脚连通性测试方法，其特征在于，包括以下步骤: SI，除连接在集成芯片内部的MOS管衬底body的待测弓I脚端口 PIN外，其它引脚端口PIN都接地； S2，在待测端口 PIN加负电流，测试其对地电压V。
2.根据权利要求1所述的集成电路高压引脚连通性测试方法，其特征在于，所述步骤S2具体为:在待测引脚PIN上加负电流，一般几百微安，这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管,在衬底body和漏极drain之间形成电压，如果电压范围在-1.0V至-0.2V之间则测试通过，标明连通性正常，如果超出此范围或者测不到电压，则测试失败，表明连通性异常。
【文档编号】G01R31/02GK103969544SQ201410076964
【公开日】2014年8月6日 申请日期:2014年3月4日 优先权日:2014年3月4日
【发明者】刘成军 申请人:东莞博用电子科技有限公司